一种具有p型埋层的积累型dmos的利记博彩app
【专利摘要】本发明属于功率半导体技术领域，特别涉及一种具有P型埋层的积累型DMOS。本发明的一种具有P型埋层结构的积累型DMOS，其特征在于通过引入积累型区域，降低阈值电压和导通电阻；该结构体内有P型埋层，可以在体内场板的基础上进一步优化横向电场，提高器件的击穿电压；槽型栅电极底部采用的厚氧结构，栅漏电容可以得到有效的降低。采用本发明可以在反向击穿电压相同的情况下，具有较小的阈值电压、较小的导通电阻等优良特性。
【专利说明】
一种具有P型埋层的积累型DMOS
技术领域
[0001]本发明属于功率半导体技术领域，特别涉及一种具有P型埋层的积累型DM0S。
【背景技术】
[0002]功率MOS器件的发展是在MOS器件自身优点的基础上，努力提高耐压和降低损耗的过程。
[0003]功率DMOS是在MOS集成电路工艺基础上发展起来的新一代电力电子开关器件，在微电子工艺基础上实现电子设备高功率大电流的要求。
[0004]功率MOSFET是多子导电器件，具有开关速度快、输入阻抗高、易驱动等优点。理想的MOS应具有较低的导通电阻、开关损耗和较高的阻断电压。但是导通电阻和击穿电压、导通电阻和开关损耗之间存在着牵制作用，限制了功率MOS的发展。为了提高功率MOSFET的性能，国外提出了分栅结构(Split-gate)等新型结构。Split-gate结构可利用其第一层多晶层(Shield)作为“体内场板”来降低漂移区的电场，所以Split-gate结构通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的TRENCH MOS产品。
[0005]虽然国内外公司在优化导通电阻和栅电荷方面取得了较大的进展，但是近年来，激烈的市场竞争对器件的性能要求越来越高，所以如何采用先进的MOSFET结构设计同时降低器件Rds(on)及Qg仍然是各个厂家努力的方向。本发明提出的结构可以进一步改善器件的通态损耗和开关损耗。
【发明内容】
[0006]本发明针对上述问题，提出一种在DMOS中引入积累型区域，同时结合体内场板和P型埋层的优点，使得DMOS的阈值电压较低、导通电阻较小且栅漏电容较小的具有P型埋层的积累型DMOS。
[0007]本发明的技术方案:一种具有P型埋层结构的积累型DM0S，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3和金属化源极12;所述N-漂移区3上层具有N-型轻掺杂区8、P型掺杂区9、P+重掺杂区10和N+重掺杂区11;所述P+重掺杂区10和N+重掺杂区11的上表面与金属化源极12接触，所述N+重掺杂区11位于两侧的P+重掺杂区10之间并与其相互接触;所述P型掺杂区9位于P+重掺杂区10的正下方并与其相互接触;所述N-型轻掺杂区8位于N+重掺杂区11的正下方并与其相互接触;所述N-漂移区3还具有槽型栅电极和体内场板6，所述槽型栅电极沿垂直方向依次贯穿N+重掺杂区11和N-型轻掺杂区8后延伸入N-漂移区3中；所述槽型栅电极由栅氧化层51和位于栅氧化层51中的栅电极4组成，其中栅氧化层51的上表面与金属化源极12接触，栅氧化层5的底部形成厚氧化层;所述体内场板6沿垂直方向依次贯穿P+重掺杂区10和P型掺杂区9后延伸入N-漂移区3中；所述体内场板6的上表面与金属化源极12接触，体内场板6的侧面和底部被氧化层5包围；其特征在于，所述N-漂移区3中还包括多个浮空的P型埋层7，所述P型埋层7位于栅氧化层51和氧化层5的正下方；当器件正向导通时，栅电极4接正电位，金属化漏极I接正电位，金属化源极12接零电位；当器件反向阻断时，栅电极4和金属化源极12短接且接零电位，金属化漏极I接正电位。
[0008]进一步的，所述氧化层5采用的材料为二氧化硅或者二氧化硅和氮化硅的复合材料。
[0009]进一步的，所述栅电极4采用的材料为多晶硅。
[0010]进一步的，所述体内场板6采用的材料为多晶硅或者金属。
[0011]本发明的有益效果为，具有阈值电压较小、导通电阻进一步优化、以及较小的栅漏电容等优良特性。
【附图说明】
[0012]图1是本发明提供的一种具有P型埋层的积累型DMOS的剖面结构示意图；
[0013]图2是本发明提供的一种具有P型埋层的积累型DMOS在外加零电压时，耗尽线示意图；
[0014]图3是本发明提供的一种具有P型埋层的积累型DMOS外加电压到达阈值电压时的电流路径不意图；
[0015]图4是不含P型埋层的普通DMOS的积累型DMOS的击穿电流电压图；
[0016]图5是不含P型埋层的积累型DMO的积累型DMOS的击穿电流电压图；
[0017]图6是具有P型埋层的积累型DMOS的击穿电流电压图；
[0018]图7是不含P型埋层的普通DMOS的积累型DMOS的击穿电流路径图；
[0019]图8是不含P型埋层的积累型DMOS的积累型DMOS的击穿电流路径图；
[0020]图9是具有P型埋层的积累型DMOS的击穿电流路径图；
[0021]图10是不含P型埋层的普通DMOS的积累型DMOS的导通电阻图；
[0022]图11是不含P型埋层的积累型DMOS的积累型DMOS的导通电阻图；
[0023]图12是具有P型埋层的积累型DMOS的导通电阻图；
[0024]图13是不含P型埋层的普通DMOS的积累型DMOS的导通电流路径图；
[0025]图14是不含P型埋层的积累型DMO的导通电流路径图；
[0026]图15是具有P型埋层的积累型DMOS的导通电流路径图；
[0027]图16是不含P型埋层的普通DMOS的积累型DMOS的阈值电压图；
[0028]图17是不含P型埋层的积累型DMOS的积累型DMOS的阈值电压图；
[0029]图18是具有P型埋层的积累型DMOS的阈值电压图；
[0030]图19至图28是本发明提供的一种具有P型埋层的积累型DMOS的一种制造工艺流程的示意图。
【具体实施方式】
[0031]下面结合附图对本发明进行详细的描述
[0032]如图1所示，本发明的一种具有P型埋层结构的积累型DM0S，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3和金属化源极12;所述N-漂移区3上层具有N-型轻掺杂区8、P型掺杂区9、P+重掺杂区10和N+重掺杂区11;所述P+重掺杂区10和N+重掺杂区11的上表面与金属化源极12接触，所述N+重掺杂区11位于两侧的P+重掺杂区10之间并与其相互接触;所述P型掺杂区9位于P+重掺杂区10的正下方并与其相互接触;所述N-型轻掺杂区8位于N+重掺杂区11的正下方并与其相互接触;所述N-漂移区3还具有槽型栅电极和体内场板6，所述槽型栅电极沿垂直方向依次贯穿N+重掺杂区11和N-型轻掺杂区8后延伸入N-漂移区3中；所述槽型栅电极由栅氧化层51和位于栅氧化层51中的栅电极4组成，其中栅氧化层51的上表面与金属化源极12接触，栅氧化层5的底部形成厚氧化层;所述体内场板6沿垂直方向依次贯穿P+重掺杂区10和P型掺杂区9后延伸入N-漂移区3中；所述体内场板6的上表面与金属化源极12接触，体内场板6的侧面和底部被氧化层5包围；其特征在于，所述N-漂移区3中还包括多个浮空的P型埋层7，所述P型埋层7位于栅氧化层51和氧化层5的正下方；当器件正向导通时，栅电极4接正电位，金属化漏极I接正电位，金属化源极12接零电位；当器件反向阻断时，栅电极4和金属化源极12短接且接零电位，金属化漏极I接正电位。
[0033]本发明的工作原理为:
[0034](I)器件的正向导通
[0035]本发明所提供的一种具有P型埋层的积累型DM0S，其正向导通时的电极连接方式为:槽型栅电极4接正电位，金属化漏极I接正电位，金属化源极12接零电位。当槽型栅电极4为零电压或所加正电压非常小时，由于P型掺杂区9的掺杂浓度大于N-型轻掺杂区8的掺杂浓度，P型掺杂区9和N-型轻掺杂区8所构成的PN结的内建电势会使得P型掺杂区9和栅氧化层5之间的N-型轻掺杂区8耗尽，电子通道被阻断，如图2所示，此时积累型DMOS仍处于关闭状态。
[0036]随着槽型栅电极4所加正电压的增加，P型掺杂区9和N-型轻掺杂区8所构成的PN结的内建势皇区逐渐缩小。由于N-型轻掺杂区8的存在，器件更容易开启，从而降低了阈值电压。当槽型栅电极4所加正电压等于或大于开启电压之后，由于栅氧化层5侧面处的N-型轻掺杂区8内产生多子电子的积累层，这为多子电流的流动提供了一条低阻通路，导通电阻从而得到降低，如图3所示，此时积累型DMOS导通，多子电子在金属化漏极I正电位的作用下从N+重掺杂区11流向金属化漏极I。另外，由于槽型栅电极4底部的栅氧化层51采取厚氧工艺，所以栅漏电容Cgd得到较大的改善。
[0037](2)器件的反向阻断
[0038]本发明所提供的一种具有P型埋层的积累型DM0S，其反向阻断时的电极连接方式为:槽型栅电极4和金属化源极12短接且接零电位，金属化漏极I接正电位。
[0039]由于零偏压时P型掺杂区9和栅氧化层5之间的N-型轻掺杂区8已经被完全耗尽，多子电子的导电通路被夹断。增大反向电压时，由于体内场板6的存在，体内场板6和N-漂移区3构成横向电场，体内场板6和栅氧化层5之间的N-漂移区3首先耗尽，承受反向电压。继续增大反向电压时，由于P型埋层7的存在，P型埋层7和N-漂移区构成横向电场，器件的击穿电压进一步提高。随着反向电压的进一步增大，耗尽层边界将向靠近金属化漏极I 一侧的N-漂移区3扩展以承受反向电压。此时与仅具有体内场板结构的DMOS相比，在N-漂移区3掺杂浓度相同的情况下，由于P型埋层7的存在，N-漂移区3体内的横向电场进一步优化，在击穿电压相同时，一种具有P型埋层的积累型DMOS的导通电阻进一步减小。
[0040]综上所述，本发明所提供的一种具有P型埋层的积累型DM0S，具有阈值电压较小、导通电阻进一步优化、以及较小的栅漏电容等优良特性。
[0041]为了验证本发明的有益效果，对本发明的具有P型埋层的积累型DMOS和不含P型埋层的普通DM0S、不含P型埋层的积累型DMOS进行了对比仿真。三种结构中，除了是否是积累型以及是否含P型埋层外，其他器件参数都相同。如图4至图18所示，具有P型埋层的积累型DMOS的综合性能最佳，不仅阈值电压较小，同时有着较高的击穿电压和较低的比导通电阻值。
[0042]本发明的一种具有P型埋层的积累型DMOS的一种制造工艺流程如下:
[0043]1、单晶硅准备及外延生长。如图19，采用N型重掺杂单晶硅衬底2，晶向为〈100〉。采用气相外延VPE等方法生长一定厚度和掺杂浓度的N-漂移区3，利用光刻板进行离子注入，形成P型埋层7，继续外延N-漂移区。
[0044]2、离子注入。如图20，利用光刻板进行P型柱区硼注入，形成P型掺杂区9，进行N型柱区磷注入，此处磷的注入剂量应较低，形成N型轻掺杂区8。
[0045]3、刻槽。如图21，淀积硬掩膜(如氮化硅)，利用光刻板刻蚀硬掩膜，进行深槽刻蚀，刻蚀出槽栅区和体内场板区，具体刻蚀工艺可以使用反应离子刻蚀或等离子刻蚀。
[0046]4、二氧化硅的填充。如图22，用二氧化硅填充槽栅区和体内场板区。
[0047]5、体内场板中二氧化硅的刻蚀。如图23，利用光刻板先对体内场板区中的二氧化娃进行刻蚀。
[0048]6、二氧化硅的刻蚀。如图24，移去光刻板，对槽栅区和体内场板区中的二氧化硅同时进行刻蚀，去掉硬掩膜，此时槽栅区中仍留有较厚的二氧化硅51。
[0049]7、氧化层热生长。如图25，对槽栅区和体内场板区侧壁进行氧化层热生长，其中槽栅区形成侧壁栅氧化层5。
[0050]8、多晶硅的淀积与刻蚀。如图26，淀积多晶硅，多晶硅的厚度要保证能够填满槽型区域。利用光刻板对槽栅区的多晶硅刻蚀，并槽栅区上方淀积二氧化硅，并刻蚀表面二氧化娃。
[0051 ] 9、离子注入。如图27，P型重掺杂区硼注入，形成P+重掺杂区1，N型重掺杂区砷注入，形成N+重掺杂区7。
[0052]10、金属化。如图28正面金属化，金属刻蚀，背面金属化，钝化等等。
[0053]制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代体硅。
[0054]采用本发明的一种具有P型埋层的积累型DM0S，具有阈值电压较小、导通电阻降低以及较小的栅漏电容等优良特性。
【主权项】
1.一种具有P型埋层结构的积累型DMOS，包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N-漂移区(3)和金属化源极(12);所述N-漂移区(3)上层具有N-型轻掺杂区(8)、P型掺杂区(9)、P+重掺杂区(10)和N+重掺杂区(11);所述P+重掺杂区(10)和N+重掺杂区(11)的上表面与金属化源极(12)接触，所述N+重掺杂区(11)位于两侧的P+重掺杂区(10)之间并与其相互接触;所述P型掺杂区(9)位于P+重掺杂区(10)的正下方并与其相互接触；所述N-型轻掺杂区(8)位于N+重掺杂区(11)的正下方并与其相互接触;所述N-漂移区(3)还具有槽型栅电极和体内场板(6)，所述槽型栅电极沿垂直方向依次贯穿N+重掺杂区(11)和N-型轻掺杂区(8)后延伸入N-漂移区(3)中；所述槽型栅电极由栅氧化层(51)和位于栅氧化层(51)中的栅电极(4)组成，其中栅氧化层(51)的上表面与金属化源极(12)接触，栅氧化层(5)的底部形成厚氧化层;所述体内场板(6)沿垂直方向依次贯穿P+重掺杂区(10)和P型掺杂区(9)后延伸入N-漂移区(3)中；所述体内场板(6)的上表面与金属化源极(12)接触，体内场板(6)的侧面和底部被氧化层(5)包围；其特征在于，所述N-漂移区(3)中还包括多个浮空的P型埋层(7)，所述P型埋层(7)位于栅氧化层(51)和氧化层(5)的正下方；当器件正向导通时，栅电极(4)接正电位，金属化漏极(I)接正电位，金属化源极(12)接零电位；当器件反向阻断时，栅电极(4)和金属化源极(12)短接且接零电位，金属化漏极(I)接正电位。2.根据权利要求1所述的一种具有P型埋层结构的积累型DM0S，其特征在于，所述氧化层(5)采用的材料为二氧化硅或者二氧化硅和氮化硅的复合材料。3.根据权利要求2所述的一种具有P型埋层结构的积累型DM0S，其特征在于，所述栅电极(4)采用的材料为多晶硅。4.根据权利要求3所述的一种具有P型埋层结构的积累型DM0S，其特征在于，所述体内场板(6)采用的材料为多晶硅或者金属。
【文档编号】H01L29/78GK106057906SQ201610705723
【公开日】2016年10月26日
【申请日】2016年8月22日
【发明人】李泽宏, 曹晓峰, 陈哲, 李爽, 陈文梅, 林育赐, 谢驰, 任敏
【申请人】电子科技大学