半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明提供了一种包括具有相对窄的宽度和相对小的间距的栅线的半导体器件以及一种制造该半导体器件的方法，所述半导体器件包括：衬底，其具有鳍式有源区；栅极绝缘层，其覆盖鳍式有源区的上表面和侧部；以及栅线，其延伸并且与鳍式有源区交叉同时覆盖鳍式有源区的上表面和两侧，栅线位于栅极绝缘层上，其中在垂直于栅线的延伸方向的剖面中，栅线的上表面的中心部分具有凹进形状。
【专利说明】
半导体器件及其制造方法
[0001] 相关申请的交叉引用
[0002] 本申请要求于2015年4月17日在韩国知识产权局提交的韩国专利申请No. 10-2015-0054494的利益，该申请的公开以引用方式全文并入本文中。
技术领域
[0003] 本发明构思涉及一种半导体器件，并且更具体地说，涉及一种包括具有相对窄的 宽度和相对减小的间距的栅线的半导体器件以及一种制造该半导体器件的方法。
【背景技术】
[0004] 在高度集成的半导体器件的制造中经常期望减小图案大小。将大量器件集成到小 的区域上需要减小分离的器件的大小。为此，需要减小等于待形成的图案中的每一个的宽 度之和的器件间距，以及减小图案之间的间隔。随着半导体器件的设计规则持续经历进一 步的减小，在具有这种细微间距的可靠的栅线的形成中存在某些限制。

【发明内容】

[0005] 本发明构思提供了一种半导体器件，所述半导体器件包括具有细微间距的可靠的 栅线。
[0006] 本发明构思还提供了一种制造该半导体器件的方法。
[0007] 根据本发明构思的一方面，提供了一种半导体器件，该半导体器件包括:衬底，其 具有鳍式有源区；栅极绝缘层，其覆盖鳍式有源区的上表面和侧部的至少一部分；以及栅 线，其延伸并且与鳍式有源区交叉同时覆盖鳍式有源区的上表面和侧部的至少一部分，所 述栅线位于栅极绝缘层上，其中，在垂直于栅线的延伸方向的剖面中，栅线的上表面的中心 部分具有凹进形状。
[0008] 所述半导体器件还可包括接触栅线的侧部的一对栅极间隔件层，其中，栅极绝缘 层可从鳍式有源区与栅线之间延伸至所述一对栅极间隔件层与栅线之间。
[0009] 所述栅线可包括:第一栅电极层，其延伸同时覆盖鳍式有源区的上表面和侧部以 及所述一对栅极间隔件层的侧部，所述一对栅极间隔件层的侧部彼此面对，并且第一栅电 极层限定凹陷空间；以及第二栅电极层，其延伸同时填充凹陷空间。
[0010] 在垂直于栅线的延伸方向的剖面中，第二栅电极层的中心部分相对于衬底的水平 高度可低于第二栅电极层的外部相对于衬底的水平高度。
[0011] 第一栅电极层的上表面的邻近于栅极绝缘层的一部分相对于衬底的水平高度可 高于邻近于第二栅电极层的一部分相对于衬底的水平高度。
[0012] 第一栅电极层的上表面和第二栅电极层的上表面可形成连续表面。
[0013]所述连续表面相对于衬底的水平高度可从邻近于栅极绝缘层的部分至第二栅电 极层的中心部分逐渐降低。
[0014]所述栅线可具有不规则形状，其中第二栅电极层在竖直方向上从第一栅电极层突 出。
[0015] 第二栅电极层的上表面相对于衬底的水平高度可高于第一栅电极层的上表面相 对于衬底的水平高度。
[0016] 第二栅电极层的中心部分可具有从第二栅电极层的上表面延伸至第二栅电极层 的内部区的接缝。
[0017] 第二栅电极层的接缝可从第二栅电极层的上表面的最低水平高度延伸至第二栅 电极层的内部区。
[0018] 所述栅线还可包括第一栅电极层与栅极间隔件层之间的阻挡层。
[0019] 阻挡层的顶部的水平高度可低于第一栅电极层的上表面和第二栅电极层的上表 面的水平高度。
[0020] 第二栅电极层的上部的宽度可大于第二栅电极层的下部的宽度。
[0021] 所述栅线的上表面的水平高度可低于所述一对栅极间隔件层的顶部的水平高度， 其中，所述半导体器件还可包括绝缘栅极封盖层，其形成在所述栅线上，并且其上表面的水 平高度与所述一对栅极间隔件层的顶部的水平高度相同。
[0022] 栅极绝缘层可从所述一对栅极间隔件层与栅线之间延伸至所述一对栅极间隔件 层与绝缘栅极封盖层之间。
[0023] 栅极绝缘层的顶部的水平高度可低于绝缘栅极封盖层的上表面的水平高度。
[0024] 栅极绝缘层的顶部的水平高度可高于栅线的上表面的水平高度。
[0025] 栅极封盖层可接触第二栅电极层的侧部的至少一部分。
[0026] 栅极封盖层的一部分可在相对于衬底的主表面的水平方向上位于第二栅电极层 的上部与栅极绝缘层之间。
[0027] 根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括:衬底， 其具有鳍式有源区；衬底上的器件隔离层，所述器件隔离层覆盖鳍式有源区的下部;一对栅 极间隔件层，其延伸同时与鳍式有源区交叉，所述一对栅极间隔件层位于器件隔离层和衬 底上;栅极绝缘层，其具有均匀的厚度，并且覆盖所述一对栅极间隔件层的侧部中的每一个 的至少一部分以及鳍式有源区的上表面和两侧，所述一堆栅极间隔件层彼此面对，所述栅 极绝缘层位于所述一对栅极间隔件层之间；以及栅线，其在所述一对栅极间隔件层之间延 伸，所述栅线位于栅极绝缘层上，其中，所述栅线可包括:第一栅电极层和第二栅电极层，第 一栅电极层延伸同时覆盖所述一对栅极间隔件层的侧部中的每一个的至少一部分以及鳍 式有源区的上表面和两侧，第一栅电极层限定凹陷空间，第二栅电极层延伸同时填充凹陷 空间，其中，在沿着垂直于栅线的延伸方向的剖面中，第二栅电极层的中心部分相对于衬底 的水平高度低于第二栅电极层的外部相对于衬底的水平。
[0028] 第一栅电极层的上表面和第二栅电极层的上表面可形成连续表面，并且第一栅电 极层的顶部的水平高度可高于第二栅电极层的顶部的水平高度。
[0029] 第二栅电极层的上表面相对于衬底的水平高度可高于第一栅电极层的上表面相 对于衬底的水平高度，第二栅电极层具有从第一栅电极层突出的不规则形状。
[0030] 随着第一栅电极层和第二栅电极层的上表面中的每一个更加远离所述一对栅极 间隔件层的侧部，第一栅电极层的上表面和第二栅电极层的上表面中的每一个可具有相对 低的水平高度。
[0031] 第二栅电极层具有的接缝可从第二栅电极层的上表面的最低水平高度延伸至第 二栅电极层的内部区。
[0032] 根据本发明构思的另一方面，提供了一种制造半导体器件的方法，该方法包括步 骤:制备具有鳍式有源区的衬底;形成伪栅线，所述伪栅线延伸并且与鳍式有源区交叉同时 覆盖鳍式有源区的上表面和侧部的至少一部分;形成一对栅极间隔件层，其接触伪栅线的 侧部;去除伪栅线;形成栅极材料层，其覆盖衬底并且填充从中去除了伪栅线的所述一对栅 极间隔件层之间的空间；以及通过去除栅极材料层的一部分形成栅线，所述栅线沿着所述 一对栅极间隔件层之间的空间延伸，并且其水平高度低于所述一对栅极间隔件层的顶部的 水平高度，其中在垂直于栅线的延伸方向的剖面中，栅线的上表面的中心部分具有凹进形 状。
[0033] 形成栅极材料层的步骤可包括:形成第一栅极材料层，其覆盖衬底并且在所述一 对栅极间隔件层之间的空间中限定凹陷空间；以及形成第二栅极材料层，其覆盖第一栅极 材料层并且填充凹陷空间，其中，所述栅线可包括作为第一栅极材料层的一部分的第一栅 电极层以及作为第二栅极材料层的一部分的第二栅电极层，其中，形成栅线的步骤可包括： 同时去除第一栅极材料层的一部分和第二栅极材料层的一部分，以使得第一栅电极层的上 表面和第二栅电极层的上表面形成连续表面。
[0034] 所述方法还可包括进一步去除第一栅电极层上部的步骤，以使得第一栅电极层的 上表面相对于衬底的水平高度低于第二栅电极层的上表面相对于衬底的水平高度。
[0035] 形成栅线的步骤可包括:去除第一栅极材料层的一部分和第二栅极材料层的一部 分，从而随着第一栅电极层的上表面和第二栅电极层的上表面中的每一个更加远离所述一 对栅极间隔件层的侧部，第一栅电极层的上表面和第二栅电极层的上表面中的每一个具有 相对低的水平高度，所述一对栅极间隔件层的侧部彼此面对。
[0036] 第二栅电极层可具有从第二栅电极层的上表面的最低水平高度延伸至第二栅电 极层的内部的接缝。
[0037] 根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括:衬底， 其具有在相对于衬底的主表面的竖直方向上突出的多个鳍式有源区，每个鳍式有源区在第 一水平方向上延伸;栅极绝缘层，其覆盖鳍式有源区的上表面和侧部的至少一部分；以及栅 线，其在位于水平面中的与第一水平方向垂直的第二水平方向上延伸，所述栅线与所述多 个鳍式有源区交叉并且覆盖鳍式有源区的上表面和侧部的至少一部分上的栅极绝缘层。所 述栅线可包括具有第一宽度的第一部分和具有第二宽度的第二部分，第二宽度小于第一宽 度，并且栅线的第二部分位于栅线的第一部分上。栅线的第一部分的上表面在第一水平方 向上可具有凹进剖面，使得栅线的第一部分的上表面的内部区相对于其外边缘区在竖直位 置上更低，并且栅线的第二部分的上表面在第一水平方向上具有凹进剖面，使得栅线的第 二部分的上表面的内部区相对于其外边缘区在竖直位置上更低。
[0038]栅线的第二部分可在栅线的第一部分的中心区处位于栅线的第一部分上。
[0039]栅线的第一部分和栅线的第二部分在第一水平方向上可具有台阶状剖面。
[0040] 所述半导体器件还可包括所述多个鳍式有源区之间的沟槽隔离结构。
[0041] 所述半导体器件还可包括位于栅线的侧部的栅极间隔件层，其中，栅极绝缘层从 鳍式有源区与栅线之间延伸至所述一对栅极间隔件层之间。
【附图说明】
[0042] 将从以下结合附图的详细描述中更加清楚地理解本发明构思的示例性实施例，其 中：
[0043] 图IA和图IB是根据本发明构思的示例性实施例的半导体器件的主要部分的平面 布局图；
[0044]图2A和图2B是根据本发明构思的示例性实施例的半导体器件的透视图；
[0045] 图3A至图IOD是按次序示出根据本发明构思的示例性实施例的制造半导体器件的 方法的剖视图；
[0046] 图IlA至图12D是按次序示出根据本发明构思的示例性实施例的制造半导体器件 的方法的剖视图；
[0047] 图13A至图15D是按次序示出根据本发明构思的示例性实施例的制造半导体器件 的方法的剖视图；
[0048] 图16A至图17D是按次序示出根据本发明构思的示例性实施例的制造半导体器件 的方法的剖视图；
[0049]图18是根据本发明构思的示例性实施例的显示器驱动器IC(DDI)和包括DDI的显 示设备的框图；
[0050]图19是根据本发明构思的示例性实施例的互补金属氧化物半导体(CMOS)反相器 的电路图；
[0051 ]图20是根据本发明构思的示例性实施例的CMOS静态RAM(SRAM)装置的电路图；
[0052] 图21是根据本发明构思的示例性实施例的CMOS NAND电路的电路图；
[0053] 图22是根据本发明构思的示例性实施例的电子系统的框图；以及
[0054] 图23是根据本发明构思的示例性实施例的电子系统的框图。
【具体实施方式】
[0055] 现在，将详细描述示例性实施例，其示例在附图中示出以帮助理解本发明构思的 结构和效果。然而，示例性实施例不限于下文中示出的实施例，并且在一定程度上引入本文 的示例性实施例是为了提供对示例性实施例的范围和精神的容易且完整的理解。在附图 中，为了清楚起见，夸大构成元件的大小，并且可夸大对应的构成元件的比率，也就是说，大 于或小于它们的实际值。
[0056] 应该理解，诸如层、区或者衬底的元件被称作"位于"另一元件"上"、"连接至"或者 "结合至"所述另一元件时，该元件可直接位于所述另一元件上、连接至或者结合至所述另 一元件，或者可存在中间元件。可按照相同方式理解用于描述构成元件之间的关系的其它 表述(例如"位于……之间"和"直接位于……之间"）。
[0057]诸如"第一"和"第二"的术语在本文中仅用于描述多个构成元件，但是所述构成元 件不受这些术语的限制。所述术语仅用于将一个构成元件与另一构成元件进行区分。例如， 在不脱离本发明构思的正确范围的情况下，可将第一构成元件称作第二构成元件，反之亦 然。
[0058]除非上下文中清楚地另外指明，否则在本说明书中，单数形式包括复数形式。另 外，诸如"包括"或"包含"的术语可理解为指示特定特征、数量、步骤、操作、构成元件或者它 们的组合，而不应将其理解为排除一个或多个其它特征、数量、步骤、操作、构成元件或它们 的组合的存在或者添加它们的可能性。
[0059] 除非另外定义，否则本文使用的所有术语(包括技术术语或科学术语)具有与本发 明构思所属领域的技术人员通常理解的含义相同的含义。如本文所用，术语"和/或"包括相 关所列项之一或多个的任何和所有组合。当诸如"……中的至少一个"的表述出现于元件列 表之后时，所述表述修饰元件的整个列表而不修饰列表中的单独的元件。
[0060] 下文中，将结合附图详细描述本发明构思的示例性实施例。
[0061] 图IA和图IB是根据本发明构思的示例性实施例的半导体器件1的主要部分的平面 布局图。
[0062]参照图IA和图1B，半导体器件1可包括衬底110,其具有第一鳍式有源区FNl和第二 鳍式有源区FN2(下文中，称作第一有源区FNl和第二有源区FN2)以及沿着横向延伸并分别 与第一有源区FNl和第二有源区FN2交叉的第一栅线GLl和第二栅线GL2。
[0063] 在一些实施例中，衬底110具有第一区I和第二区II。第一有源区FNl和第一栅线 GLl形成在第一区I中，第二有源区FN2和第二栅线GL2形成在第二区I I中。衬底110的第一 区I和第二区I I可为不同的区，在第一区I和第二区I I中可形成分别具有不同大小（具体 地说，不同的栅电极宽度）的不同的晶体管。例如，与形成在第一区I中的晶体管相比，形成 在第二区I I中的晶体管可具有更高的操作电压和更大的操作电流，或者，与形成在第二区 I I中的晶体管相比，形成在第一区I中的晶体管可具有更高的操作电压和更大的操作电 流。
[0064]在一些实施例中，第一有源区FNl和第二有源区FN2中的每一个可具有细长的条形 形状，其具有在第一方向X上的长轴线。虽然当前示图示出了第一有源区FNl和第二有源区 FN2在短轴线方向（即，第二方向Y)上的宽度彼此相等，但是本发明构思不限于此。例如，第 二有源区FN2在第二方向Y上的宽度可大于或者小于第一有源区FNl在第二方向Y上的宽度。 [0065] 第一有源区FNl和第二有源区FN2可在垂直于衬底110的主表面的方向上（即，在Z 轴方向上）突出。在一些实施例中，器件隔离层120可形成在衬底110上，如图2A和图2B所示， 并且第一有源区FNl和第二有源区FN2中的每一个的下部的两侧可被器件隔离层120覆盖。 [0066]第一有源区FNl和第二有源区FN2自身可由衬底110的一部分形成，或者由依次形 成在衬底110上的半导体材料形成。例如，可通过去除衬底110的其中将不限定第一有源区 FNl和第二有源区FN2的一部分来形成第一有源区FNl和第二有源区FN2,或者可通过在衬底 的其中将限定第一有源区FNl和第二有源区FN2的一部分上形成半导体材料来形成第一有 源区FNl和第二有源区FN2。
[0067]第一栅线GLl和第二栅线GL2可在第二方向Y上延伸并且沿着横向分别与第一有源 区FNl和第二有源区FN2交叉。在一些实施例中，第一栅线GLl可具有第一宽度Wl，和第二栅 线GL2可具有大于第一宽度Wl的第二宽度W2。两条邻近的第一栅线GLl之间的第一间隔可等 于第一宽度Wl，但是本发明构思的实施例不限于此。两条邻近的第二栅线GL2之间的第二间 隔可等于第二宽度W2,但是本发明构思的实施例不限于此。在一些实施例中，第二栅线GL2 的间距(其等于第二宽度W2与第二间隔之和）可大于第一栅线GLl的间距(其等于第一宽度 Wl与第一间隔之和）。
[0068]在第一区I中，可通过第一有源区FNl和第一栅线GLl形成相对小的晶体管。在第二 区I I中，可通过第二有源区FN2和第二栅线GL2形成相对大的晶体管。
[0069]小晶体管的沟道区可形成在第一有源区FNl的与第一栅线GLl交叉的一部分中，大 晶体管的沟道区可形成在第二有源区FN2的与第二栅线GL2交叉的一部分中。在第一有源区 FNl中，小晶体管的源极/漏极区可形成在小晶体管的沟道区的两侧。在第二有源区FN2中， 大晶体管的源极/漏极区可形成在大晶体管的沟道区的两侧。
[0070] 图2A和图2B是根据本发明构思的示例性实施例的半导体器件Ia和Ib的透视图。具 体地说，图2A和图2B中的每一个是图IA和图IB所示的半导体器件1的第一区I和第二区I I 之一的一部分的透视图。省略了与图2A的描述重复的对图2B的描述。
[0071] 参照图2A，半导体器件Ia可包括衬底110,其具有鳍式有源区FN(下文中，称作有源 区FN)以及延伸并与有源区FN交叉的栅线GLa。图2A所示的有源区FN可为图IA所示的第一有 源区FNl或者图IB所示的第二有源区FN2。图2A所示的栅线GLa可为图IA所示的第一栅线GLl 或者图IB所示的第二栅线GL2。
[0072] 在一些实施例中，衬底110可包括半导体材料。例如，衬底110可包括硅。可替换地， 衬底110可包括诸如锗(Ge)的半导体元件，或者诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟 (InAs)或磷化铟（InP)的化合物半导体材料。在另一实施例中，衬底110可具有绝缘体上硅 (SOI)结构。例如，衬底110可包括掩埋的氧化物(BOX)层。衬底110可包括导电区，例如掺有 杂质的阱。衬底110可具有诸如浅沟槽隔离(STI)结构或者深沟槽隔离(DTI)结构的各种器 件隔离结构。
[0073]多个有源区FN从衬底110朝着垂直于衬底110的主表面的第三方向Z突出。所述多 个有源区FN中的每一个的下部的两侧可被器件隔离层120覆盖。
[0074]器件隔离层120可形成为填充隔离沟槽Tl(其限定有源区FN)的至少一部分。器件 隔离层120可包括从隔离沟槽Tl的内侧壁按次序堆叠的绝缘衬垫122和间隙填充绝缘层 124。绝缘衬垫122可形成为与有源区FN的侧部的至少一部分相接触。间隙填充绝缘层124可 覆盖有源区FN的侧部并使绝缘衬垫122介于间隙填充绝缘层124与有源区FN的侧部之间，并 且间隙填充绝缘层124可填充隔离沟槽Tl的内部。
[0075]在一些实施例中，绝缘衬垫122和间隙填充绝缘层124可包括通过利用不同方法获 得的不同的氧化物膜。
[0076]在一些实施例中，可通过执行使有源区FN的表面氧化的工艺获得绝缘衬垫122。例 如，可通过利用原位蒸汽产生（ISSG)工艺、热氧化工艺、紫外线(UV)氧化工艺或O2等离子体 氧化工艺或者其它合适的工艺来形成用于形成绝缘衬垫122的第一氧化物膜。在一些实施 例中，绝缘衬垫122的厚度可为约1 〇農至约1 〇〇Αβ
[0077]在一些实施例中，形成间隙填充绝缘层124的第二氧化物膜可为通过利用沉积工 艺或涂布工艺形成的膜。在一些实施例中，间隙填充绝缘层124可为通过利用可流动化学气 相沉积(FCVD)工艺或者旋涂工艺形成的氧化物膜。例如，间隙填充绝缘层124可包括氟硅酸 盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可 流动的氧化物(FOX)、等离子体增强的正硅酸乙酯(PE-TEOS)或者东燃硅氮烷(TOSZ)，但是 本发明构思的实施例不限于此。
[0078]在一些实施例中，器件隔离层120还可包括氮化物膜或者氮氧化物膜。例如，器件 隔离层120还可包括位于由第一氧化物膜形成的绝缘衬垫122与由第二氧化物膜形成的间 隙填充绝缘层124之间的氮化物膜或者氮氧化物膜。
[0079] 可在衬底110中形成深沟槽(未示出），其深度大于隔离沟槽Tl的深度。在一些实施 例中，深沟槽可形成在图IA和图IB所示的第一区I和第二区I I中的每一个的边缘区或者第 一区I与第二区I I之间的区中，以用作第一区I和第二区I I的晶体管之间的隔离势皇。深 沟槽的内部可填充有通过涂布工艺或者沉积工艺形成的第三氧化物膜。
[0080] 覆盖所述多个有源区FN中的每一个的两侧和上表面的栅极绝缘膜GOX和栅线GLa 按次序形成在所述多个有源区FN和器件隔离层120上。栅极绝缘膜GOX和栅线GLa可在第二 方向Y上延伸，第二方向Y与作为所述多个有源区FN的长轴线方向的第一方向X交叉。
[0081] 虽然图2A所示的栅极绝缘膜GOX覆盖栅线GLa的底部，但是本发明构思的实施例不 限于此。例如，栅极绝缘膜GOX可覆盖栅线GLa的底部和侧壁。
[0082] 栅极绝缘膜GOX可包括二氧化硅、氮化硅、氮氧化硅、氧化镓、氧化锗、高介电常数 介电材料或它们的组合。例如，栅极绝缘膜GOX可具有约10至约25的介电常数。可利用原子 层沉积(ALD)工艺、化学气相沉积(CVD)工艺或者物理气相沉积(PVD)工艺形成栅极绝缘膜 GOX0
[0083]沟道区可形成在有源区FN的与栅线GLa交叉的一部分中，并且源极/漏极区SD可形 成在有源区FN的位于栅线GLa的两侧的一部分中。
[0084] 虽然未在图2A和图2B中示出，但是源极/漏极区SD可包括从有源区FN外延地生长 的半导体层。源极/漏极区SD可具有包括多个外延地生长的SiGe层的内置SiGe结构、外延地 生长的Si层或者外延地生长的SiC层。
[0085]在一些实施例中，栅线GLa可包括多个含金属层。例如，栅线GLa可包括阻挡层、第 一栅电极层和第二栅电极层，或者可包括阻挡层和第一栅电极层至第三栅电极层。阻挡层 可用作防止形成第一栅电极层的原子扩散至第一栅电极层与栅极绝缘膜GOX之间的栅极绝 缘膜GOX中的阻挡。第一栅电极层或者阻挡层和第一栅电极层可用作用于调整栅线GLa的功 函数的含金属层。第二栅电极层或者第二栅电极层和第三栅电极层可用作间隙填充含金属 层，其填充形成在第一栅电极层的上部中的空间，和/或低电阻含金属层。阻挡层和第一栅 电极层至第三栅电极层中的每一个可为单个含金属层或者多层含金属层。将在稍后详细描 述形成栅线GLa的多个含金属层。
[0086]在垂直于第二方向Y(栅线GLa的延伸方向）的剖面（即，X-Z平面）中，栅线GLa的上 表面可在其中心部分具有凹进形状。栅线GLa可包括栅极基底部分GB和从栅极基底部分GB 突出的栅极突出部分GP，它们形成不均匀的形状。栅极基底部分GB在第一方向X上的宽度可 大于栅极突出部分GP在第一方向X上的宽度。栅极突出部分GP可具有第一上表面TSl和第一 侧面SSl，栅极基底部分GB可具有第二上表面TS2和第二侧面SS2。第二上表面TS2(其为栅线 GLa的栅极基底部分GB的上表面)相对于衬底110的水平高度可低于第一上表面TSl相对于 衬底110的水平高度。因此，栅线GLa可具有不均匀的剖面形状，在具有相对低的水平高度的 第二上表面TS2与具有相对高的水平高度的第一上表面TSl之间具有第一侧面SS1。
[0087]随着第一上表面TSl远离栅线GLa的侧部，第一上表面TSl相对于衬底110可具有相 对低的水平高度。换句话说，第一上表面TSl可具有凹进形状，在该凹进形状中，第一上表面 TSl的中心部分相对于衬底110的水平高度低于第一上表面TSl的外部相对于衬底110的水 平高度。在第一上表面TSl接近第一侧面SSl的一部分，第一上表面TSl可具有最高水平高 度。随着第二上表面TS2远离栅线GLa的侧部，第二上表面TS2相对于衬底110可具有相对低 的水平高度。在第二上表面TS2接近第二侧面SS2的一部分，第二上表面TS2可具有最高水平 高度，并且在第二上表面TS2接近第一侧面SSl的部分，第二上表面TS2可具有最低水平高 度。与第一上表面TSl的具有最低水平高度的那部分相比，第二上表面TS2的具有最高水平 高度的那部分相对于衬底110可具有相对低的水平高度。
[0088]针对本说明书的目的，中心部分表示中心以及中心周围的区，外部表示最靠外的 部分以及最靠外的部分周围的区。
[0089]参照图2B，半导体器件Ib包括衬底110,其具有鳍式有源区FN(下文中，称作有源区 FN)以及延伸以与有源区FN交叉的栅线GLb。图2B所示的有源区FN可为图IA所示的第一有源 区FNl或者图IB所示的第二有源区FN2。图2B所示的栅线GLb可为图IA所示的第一栅线GLl或 者图IB所示的第二栅线GL2。
[0090] 在一些实施例中，衬底110可包括半导体材料。多个有源区FN从衬底110朝着垂直 于衬底110的主表面的第三方向Z突出。所述多个有源区FN中的每一个的下部的两侧可由器 件隔离层120覆盖。
[0091] 器件隔离层120可形成为填充限定有源区FN的隔离沟槽Tl的至少一部分。器件隔 离层120可包括从隔离沟槽Tl的内侧壁按次序堆叠的绝缘衬垫122和间隙填充绝缘层124。 绝缘衬垫122可形成为接触有源区FN的侧部。间隙填充绝缘层124可覆盖有源区FN的侧部并 使绝缘衬垫122介于间隙填充绝缘层124与有源区FN的侧部之间，并且间隙填充绝缘层124 可填充隔尚沟槽Tl的内部。
[0092] 覆盖所述多个有源区FN中的每一个的两侧和上表面的栅极绝缘膜GOX和栅线GLb 形成在所述多个有源区FN和器件隔离层120上。栅极绝缘膜GOX和栅线GLb可在第二方向Y上 延伸，第二方向Y与作为所述多个有源区FN的长轴线方向的第一方向X交叉。
[0093]虽然图2B所示的栅极绝缘膜GOX覆盖栅线GLb的底部，但是本发明构思的实施例不 限于此。例如，在一些实施例中，栅极绝缘膜GOX可覆盖栅线GLb的底部和侧壁。
[0094]栅极绝缘膜GOX可为二氧化硅膜、氮化硅膜、氮氧化硅膜、高介电常数介电膜或它 们的组合。
[0095]沟道区可形成在有源区FN的与栅线GLb交叉的一部分中，并且源极/漏极区SD可形 成在有源区FN的位于栅线GLb的两侧的一部分中。
[0096]栅线GLb可包括多个含金属层。例如，栅线GLb可包括阻挡层、第一栅电极层和第二 栅电极层，或者可包括阻挡层和第一栅电极层至第三栅电极层。本文详细描述了多个含金 属层形成栅线GLb的情况。
[0097]在垂直于作为栅线GLb的延伸方向的第二方向Y的剖面（即，X-Z平面）中，栅线GLb 的上表面TS可在其中心部分具有凹进形状。栅线GLb的上表面TS可为连续的表面。随着栅线 GLb的上表面TS远离栅线GLb的侧面SS，上表面TS相对于衬底110可具有相对低的水平高度。 换句话说，栅线GLb的上表面TS可具有凹进形状，在所述凹进形状中，上表面TS的中心部分 的水平高度相对于衬底110低于其外部的水平高度。
[0098]图3A至图IOD是按次序示出根据本发明构思的示例性实施例的制造半导体器件的 方法的剖视图。具体地说，图3A、图4A、图5A、图6A、图7A、图8A、图9A和图IOA是沿着图IA的线 A-A'截取的剖视图，图3B、图4B、图5B、图6B、图7B、图8B、图9B和图IOB是沿着图IB的线B-B' 截取的剖视图，图3C、图4C、图5C、图6C、图7C、图8C、图9C和图IOC是沿着图IA的线C-C'截取 的剖视图，并且图3D、图4D、图5D、图6D、图7D、图8D、图9D和图IOD是沿着图IB的线D-D'截取 的剖视图。因此，图3A、图4A、图5A、图6A、图7A、图8A、图9A和图IOA以及图3C、图4C、图5C、图 6C、图7C、图8C、图9C和图IOC是示出图IA的第一区I的剖视图，并且图3B、图4B、图5B、图6B、 图7B、图8B、图9B和图IOB以及图3D、图4D、图5D、图6D、图7D、图8D、图9D和图IOD是示出图IB 的第二区II的剖视图。
[0099]在图3A至图IOD的描述中，可使用与描述图IA至图2B采用的附图标记相同的附图 记 D
[0100]图3A至图3D是示出根据本发明构思的示例性实施例的形成鳍式有源区的工艺的 剖视图。
[0101] 参照图3A至图3D，制备具有作为鳍式有源区的有源区FNl和FN2的衬底110。有源区 FNl形成在第一区I中，有源区FN2形成在第二区II中。
[0102] 有源区FNl和FN2在垂直于衬底110的主表面的第三方向Z上从衬底110突出。有源 区FNl和FN2中的每一个的下部的两侧被器件隔离层120覆盖。器件隔离层120可形成为填充 限定有源区FNl和FN2的隔离沟槽Tl的至少一部分。器件隔离层120的上表面相对于衬底110 的水平高度可低于有源区FNl和FN2的上表面相对于衬底110的水平高度。因此，由于有源区 FNl和FN2的上部未被器件隔离层120覆盖，因此有源区FNl和FN2可在器件隔离层120上方突 出。
[0103] 图4A至图4D是示出根据本发明构思的示例性实施例的形成伪栅线的工艺的剖视 图。
[0104] 参照图4A至图4D，在衬底110(其中形成有有源区FNl和FN2以及器件隔离层120)上 形成伪栅线132和134以及分别覆盖伪栅线132和134的两侧的伪栅极间隔件层142和144(下 文中，称作栅极间隔件层142和144)。
[0105] 为了形成伪栅线132和134,在衬底110(其中形成有有源区FNl和FN2以及器件隔离 层120)上形成伪栅极材料层(未示出）。然后，可将伪栅极材料层图案化以形成在第二方向Y 上延伸的伪栅线132和134。可通过在伪栅极材料层上执行光刻工艺以及蚀刻工艺形成伪栅 线132和134。可使用细微图案形成工艺（例如双重图案化技术(DPT)或者四重图案化技术 (QPT))或者其它合适的工艺来形成伪栅线132和134。例如，伪栅线132和134可包括多晶硅， 但是本发明构思的实施例不限于此。
[0106] 伪栅线132中的至少一条可形成为与有源区FNl的中间部分交叉，并且伪栅线132 中的至少另一条可形成为与有源区FNl和器件隔离层120之间的边界部分交叉。伪栅线134 中的至少一条可形成为与有源区FN2的中间部分交叉，并且伪栅线134中的至少另一条可形 成为与有源区FN2和器件隔离层120之间的边界部分交叉。
[0107] 在一些实施例中，伪栅线132(即，第一伪栅线132)可形成在第一区I中，伪栅线134 (即，第二伪栅线134)可形成在第二区II中。第一伪栅线132和第二伪栅线134在第一方向X 上可分别具有第三宽度W3和第四宽度W4。第四宽度W4可大于第三宽度W3。第三宽度W3和第 四宽度W4可分别等于第一宽度Wl和第二宽度W2,或者稍大于第一宽度Wl和第二宽度W2。
[0108] 伪栅极绝缘膜(未示出）可布置在第一伪栅线132与有源区FNl之间以及第二伪栅 线134与有源区FN2之间。
[0109] 在形成伪栅线132和134之后，在衬底110(其上形成有伪栅线132和134)上形成具 有均匀厚度的伪栅极间隔件材料层，并且通过执行回蚀工艺形成栅极间隔件层142和144， 它们分别覆盖伪栅线132和134的两侧。例如，栅极间隔件层142和144可包括氮化硅。
[0110] 在一些实施例中，栅极间隔件层142和144中的每一个可具有多层结构。例如，栅极 间隔件层142和144中的每一个可具有包括按次序形成的两层或更多层的多层结构。例如， 栅极间隔件层142和144中的每一个可具有选择性地包括二氧化硅膜、氮化硅膜、低介电常 数介电膜(其介电常数小于二氧化硅膜的介电常数)和空气的多层结构。例如，栅极间隔件 层142和144中的每一个可具有二氧化硅膜、低介电常数介电膜或空气位于两个氮化硅膜之 间的结构。
[0111] 栅极间隔件层142(即，第一栅极间隔件层142)可形成在第一区I中，并且栅极间隔 件层144(即，第二栅极间隔件层144)可形成在第二区II中。
[0112] 图5A至图5D是示出根据本发明构思的示例性实施例的形成层间绝缘层的工艺的 剖视图。
[0113] 参照图5A至图5D以及图4A至图4D，层间绝缘层150形成为覆盖伪栅线132和134的 侧部并填充彼此面对的栅极间隔件层142之间的空间和彼此面对的栅极间隔件层143之间 的空间。另外，将伪栅线132和134去除，并且因此在一对栅极间隔件层142之间以及在一对 栅极间隔件层144之间分别形成栅极空间GSl和GS2,在其中暴露出有源区FNl和FN2中的每 一个的表面的一部分和器件隔离层120的表面的一部分。
[0114] 栅极空间GSl和GS2可在器件隔离层120上具有第二深度D2,并且可在有源区FNl和 FN2上具有第一深度Dl。第二深度D2可大于第一深度Dl。第二深度D2比第一深度Dl大的量可 等于有源区FNl和FN2中的每一个的一部分(该部分在器件隔离层120上方突出）的高度。
[0115] 在一些实施例中，为了形成层间绝缘层150,在衬底110(其上形成有伪栅线132和 134以及栅极间隔件层142和144)上形成层间绝缘材料层，所述层间绝缘材料层覆盖伪栅线 132和134的侧部、填充彼此面对的栅极间隔件层142之间的空间和彼此面对的栅极间隔件 层143之间的空间，以及覆盖伪栅线132和134以及栅极间隔件层142和144。接着，通过利用 伪栅线132和134和/或栅极间隔件层142和144作为蚀刻停止层执行用于去除层间绝缘材料 层的一部分的平面化工艺，以形成层间绝缘层150。例如，可执行化学机械抛光(CMP)工艺， 以去除层间绝缘材料层的一部分。
[0116] 图6A至图6D是示出根据本发明构思的示例性实施例的形成栅极绝缘层和阻挡材 料层的工艺的剖视图。
[0117] 参照图6A至图6D，在衬底110(其上形成有层间绝缘层150以及栅极间隔件层142和 144)上形成栅极绝缘层180和190以及阻挡材料层210。
[0118] 栅极绝缘层180(即，第一栅极绝缘层180)形成在第一区I中，栅极绝缘层190(即， 第二栅极绝缘层190)形成在第二区II中。
[0119] 栅极绝缘层180可包括界面绝缘层182和高介电常数介电层184,栅极绝缘层190可 包括界面绝缘层192和高介电常数介电层194。界面绝缘层182可在有源区FNl未被层间绝缘 层150和栅极间隔件层142覆盖的表面上形成为具有均匀的厚度，并且界面绝缘层192可在 有源区FN2未被层间绝缘层150和栅极间隔件层144覆盖的表面上形成为具有均匀的厚度。 高介电常数介电层184和194可在衬底110(其上形成有层间绝缘层150以及栅极间隔件层 142和144)上形成为具有均匀的厚度。界面绝缘层182可布置在高介电常数介电层184与有 源区FNl之间，界面绝缘层192可布置在高介电常数介电层194与有源区FN2之间。
[0120] 界面绝缘层182和192可包括二氧化娃、氮化娃、氮氧化娃、氧化镓或者氧化锗，但 是本发明构思的实施例不限于此。在一些实施例中，界面绝缘层182和192可包括形成有源 区FNl和FN2的材料的氧化物、氮化物或者氮氧化物。
[0121] 高介电常数介电层184和194可包括介电常数大于二氧化硅膜或氮化硅膜的介电 常数的材料。高介电常数介电层184和194可包括选自氧化铪、氮氧化铪、铪硅氧化物、氧化 镧、镧铝氧化物、氧化错、错娃氧化物、氧化钽、氧化钛、钡锁钛氧化物、钡钛氧化物、锁钛氧 化物、氧化钇、氧化铒、氧化镝、氧化钆、氧化铝、铅钪钽氧化物、铅锌铌酸盐和它们的组合中 的一个，但是本发明构思的实施例不限于此。
[0122] 第一栅极绝缘层180和第二栅极绝缘层190可包括相同材料，但是本发明构思的实 施例不限于此。例如，第一栅极绝缘层180和第二栅极绝缘层190可包括不同材料或者可具 有不同厚度。例如，第二栅极绝缘层190的厚度可大于第一栅极绝缘层180的厚度。例如，第 一栅极绝缘层180可具有包括第一界面绝缘层182和第一高介电常数介电层184的多层结 构，并且第二栅极绝缘层190可为单层。例如，第一栅极绝缘层180可具有包括第一界面绝缘 层182和第一高介电常数介电层184的多层结构，并且第二栅极绝缘层190可具有包括第二 界面绝缘层192和第二高介电常数介电层194的多层结构。另外，第一界面绝缘层182和第二 界面绝缘层192可包括不同材料或者可具有不同厚度，并且第一高介电常数介电层184和第 二高介电常数介电层194可包括相同材料并且可具有相同厚度。
[0123] 阻挡材料层210可在高介电常数介电层184上形成为具有均匀厚度。阻挡材料层 210可包括选自113&、1、1?11、他、1〇和!^中的至少一种金属或者包括所述至少一种金属的金 属氮化物。阻挡材料层210可具有几十埃(A)的厚度。阻挡材料层210可为单层，但不限于 此。例如，阻挡材料层210可包括两层或者更多层。当阻挡材料层210包括多层时，所述多层 中的每一层可具有几 A至几十A的厚度。
[0124] 阻挡材料层210可根据区而具有不同厚度或者不同结构。例如，形成在第二区II中 的阻挡材料层210的一部分的厚度可大于形成在第一区I中的阻挡材料层210的一部分的厚 度。例如，形成在第二区II中的阻挡材料层210的一部分的多层的数量可大于形成在第一区 I中的阻挡材料层210的一部分的多层的数量。可替换地，即使在相同的第一区I中或者在相 同的第二区II中，阻挡材料层210也可根据待形成的晶体管的功函数而形成为具有不同厚 度或者不同结构。
[0125] 图7A至图7D是示出根据本发明构思的示例性实施例的形成阻挡层的工艺的剖视 图。
[0126] 参照图7A至图7D，将阻挡材料层210 (见图6A至图6D)的形成在层间绝缘层150以及 栅极间隔件层142和144上的一部分去除。在这种情况下，也可将栅极绝缘层180和190的形 成在层间绝缘层150以及栅极间隔件层142和144上的那些部分与阻挡材料层210的所述部 分一起去除。当栅极绝缘层180和190包括界面绝缘层182和192以及高介电常数介电层184 和194时，在层间绝缘层150以及栅极间隔件层142和144上仅形成栅极绝缘层180和190的高 介电常数介电层184和194。因此，可将高介电常数介电层184和194的形成在层间绝缘层150 以及栅极间隔件层142和144上的那些部分去除。
[0127] 在第一区I和第二区II中，通过进一步去除阻挡材料层210的与栅极间隔件层142 和144的上部的侧部邻近的一部分，形成第一阻挡层212和第二阻挡层214。第一阻挡层212 形成在第一区I中，第二阻挡层214形成在第二区II中。第一阻挡层212的顶部距第一有源区 FNl的上表面可具有第一高度H1。第二阻挡层214的顶部的水平高度可高于第一阻挡层212 的顶部的水平高度。例如，第二阻挡层214的顶部的水平高度可与层间绝缘层150的顶部和/ 或第二栅极间隔件层144的顶部的水平高度相同或相似。
[0128] 为了去除阻挡材料层210的一部分以及栅极绝缘层180和190的一些部分，形成模 制材料层(未示出），并且随后可执行诸如CMP工艺的平面化工艺，以暴露出层间绝缘层150 以及栅极间隔件层142和144,所述模制材料层填充栅极间隔件层142之间的空间以及栅极 间隔件层144之间的空间并且覆盖衬底110。
[0129] 接着，在去除模制材料层(其填充第一区I中的栅极间隔件层142之间的空间）的上 部的一部分之后，可通过去除阻挡材料层210的暴露的部分(也就是说，阻挡材料层210的形 成在栅极间隔件层142的上部上的部分)形成第一阻挡层212和第二阻挡层214。在形成第一 阻挡层212和第二阻挡层214之后，可将整个模制材料层去除。
[0130] 在图7A至图7D中，虽然第一阻挡层212的顶部低于第二阻挡层214的顶部，但是本 发明构思不限于此。例如，第二阻挡层214的顶部也可按照与第一阻挡层212的顶部相似的 方式具有相对低的水平高度。
[0131]图8A至图8D是示出根据本发明构思的示例性实施例的形成栅极材料层的工艺的 剖视图。
[0132] 参照图8A至图8D，在衬底110(其上形成有阻挡层212和214)上按次序形成第一栅 极材料层至第三栅极材料层(220、230和240)。栅极材料层220、230和240可形成为填充一对 栅极间隔件层142之间的空间和一对栅极间隔件层144之间的空间，并且覆盖栅极间隔件层 142和144以及层间绝缘层150。
[0133] 在一些实施例中，第一栅极材料层220可包括含金属的材料，其包括选自Ti、Ta、 Al、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一个，但是本发明构思的实施例 不限于此。第二栅极材料层230可包括金属氮化物，例如，TiN、TaN或它们的组合，但是本发 明构思的实施例不限于此。第三栅极材料层240可包括W，但是本发明构思的实施例不限于 此。
[0134] 第一栅极材料层220可形成为具有均匀的厚度，从而在覆盖衬底110的同时在一对 栅极间隔件层142之间的空间和一对栅极间隔件层144之间的空间中限定第一凹陷空间 RS1。第二栅极材料层230可在第一栅极材料层220上形成为具有均匀的厚度。
[0135] 在一些实施例中，第二栅极材料层230可完全填充第一区I中的第一凹陷空间RS1。 因此，第二栅极材料层230可在第一区I的第一凹陷空间RSl中具有沿着一对栅极间隔件层 142之间的中心延伸的接缝230S。
[0136] 在第一区I中，第一凹陷空间RSl的下部可比其上部更窄。因此，在第一凹陷空间 RSl中，第二栅极材料层230的上部的宽度可大于其下部的宽度。在第一区I中，不管第一凹 陷空间RSl在第一方向X上的形成位置如何，第一凹陷空间RSl的底部均可具有相同的水平 高度。例如，当第一凹陷空间RSl位于第一有源区FNl上（位置"A"）时以及当第一凹陷空间 RSl位于第一有源区FNl和器件隔离层120二者上(位置"B"）时，第一凹陷空间RSl的底部的 水平高度可高于第一有源区FNl的上表面的水平高度。
[0137] 在第二区II中，第二栅极材料层230可形成以在第一凹陷空间RSl中限定第二凹陷 空间RS2。第三栅极材料层240可形成在第二区II中以填充第二凹陷空间RS2。
[0138] 为了形成第三栅极材料层240,可在第二栅极材料层230上形成填充第二凹陷空间 RS2并且覆盖衬底110的初始第三栅极材料层(未示出），并且随后可执行诸如CMP工艺的平 面化工艺，以去除初始第三栅极材料层的一部分，直至暴露出第二栅极材料层230为止。
[0139] 在第二区II中，第一凹陷空间RSl可根据第一凹陷空间RSl的形成位置具有不同水 平高度的底部。例如，当第一凹陷空间RSl位于第二有源区FN2和器件隔离层120二者上(位 置"C"）时以及当第一凹陷空间RSl位于器件隔离层120上(位置"F"）时，第一凹陷空间RSl的 底部的水平高度可低于第二有源区FN2的上表面的水平高度。当第一凹陷空间RSl位于第二 有源区FN2上(位置"D"）时，第一凹陷空间RSl的底部的水平高度可高于第二有源区FN2的上 表面的水平高度。
[0140]因此，当第二凹陷空间RS2位于第二有源区FN2和器件隔离层120二者上(位置"C"） 时以及当第二凹陷空间RS2位于器件隔离层120上(位置"F"）时，第三栅极材料层240可一直 延伸至比第二有源区FN2的上表面的水平高度更低的水平高度。
[0141] 然而，位于第二有源区FN2和器件隔离层120二者上的第二凹陷空间RS2和第三栅 极材料层240的形状不限于此。例如，当位于器件隔离层120和第二有源区FN2二者上(位置 "C"）的第一凹陷空间RSl在器件隔离层120上的一部分相对小时，由于第二有源区FN2在第 一方向X上的宽度、第二栅极间隔件层144的位置以及为了形成第二有源区FN2和第二栅极 间隔件层144而执行的光刻工艺的未对准程度，可以不形成一直延伸至比第二有源区FN2的 上表面的水平高度更低的水平高度并具有相对窄的宽度的第二凹陷空间RS2的一部分和第 三栅极材料层240的一部分。
[0142] 图9A至图9D是示出根据本发明构思的示例性实施例的形成栅线的工艺的剖视图。
[0143] 参照图9A至图9D，通过部分地去除图8A至图8D所示的第一栅极材料层至第三栅极 材料层（220、230和240)形成第一栅线202以及第二栅线204a和204b。由于图8A至图8D所示 的第一栅极材料层至第三栅极材料层(220、230和240)是部分去除的，因此可在一对栅极间 隔件层142之间以及一对栅极间隔件层144之间限定第三凹陷空间RS3。第一栅线和第二栅 线(202、204a和204b)的上表面的水平高度可低于所述一对栅极间隔件层142和一对栅极间 隔件层144的顶部的水平高度。第一栅线和第二栅线（202、204a和204b)中的每一个的上表 面可在它们的中心部分具有凹进形状。
[0144] 第一栅线202形成在第一区I中，并且第二栅线204a和204b形成在第二区II中。当 第二栅线204a和204b在第二方向Y上延伸时，位于第二有源区FN2上(位置"D"）的部分204a 以及至少一部分位于器件隔离层120上(位置"(Τ'或"F"）的部分204b(也就是说，位于第二有 源区FN2和器件隔离层120二者上（位置"C"）或者位于器件隔离层120上（位置"F"）的部分 204b)可一体地形成。
[0145] 第一栅线202可对应于图IA所示的第一栅线GLl和/或图2B所示的栅线GLb。第二栅 线204a和204b可对应于图IB所示的第二栅线GL2和/或图2A所示的栅线GLa。
[0146] 在形成第二栅线204a和204b的工艺中，也可将第二阻挡层214a的上部去除。
[0147] 在第一区I中，第一栅线202的上表面可在其中心部分具有凹进形状。第一栅极绝 缘层180可从第一有源区FNl与第一栅线202之间延伸至第一栅极间隔件层142与第一栅线 202之间。在形成第一栅线202的工艺中，去除第一栅极绝缘层180的上部（即，第一高介电常 数介电层184的上部），因此，第一栅极绝缘层180的顶部（即，第一高介电常数介电层184的 顶部)的水平高度可低于第一栅极间隔件层142的顶部或者层间绝缘层150的顶部的水平高 度。由于形成第一栅极绝缘层180的材料与形成第一栅线202的材料之间的蚀刻选择性，第 一栅极绝缘层180的顶部的水平高度可高于第一栅线202的顶部的水平高度。
[0148] 第一栅线202可包括第一阻挡层212、限定第四凹陷空间RS4的第一栅电极层222和 填充第四凹陷空间RS4的第二栅电极层232。第一栅电极层222的上表面和第二栅电极层232 的上表面可自身各自形成连续表面。所述连续表面相对于衬底110的水平高度可从邻近于 第一栅极绝缘层180(也就是说，第一高介电常数介电层184)的部分朝着第二栅电极层232 的中心部分逐渐降低。因此，第一栅电极层222的顶部的水平高度可高于第二栅电极层232 的顶部的水平。
[0149] 在第一栅电极层222的上表面中，邻近于第一栅极绝缘层180(也就是说，第一高介 电常数介电层184)的部分的水平高度可高于邻近于第二栅电极层232的部分的水平高度。 [0150]第二栅电极层232的中心部分可具有从第二栅电极层232的上表面朝着其内部延 伸的接缝230S。在去除第二栅极材料层230的一部分以形成第二栅电极层232的工艺中，在 接缝230S处的蚀刻速率可相对高。因此，第二栅电极层232的中心部分相对于衬底110的水 平高度可低于其外部相对于衬底110的水平高度。另外，第二栅电极层232的接缝230S可从 第二栅电极层232的上表面的具有最低水平高度的中心部分延伸至其内部区。
[0151] 第一栅电极层202的上表面的最低部分相对于第一有源区FNl可具有第二高度H2， 并且第一栅电极层202的上表面的最高部分相对于第一有源区FNl可具有第三高度H3。
[0152] 第一阻挡层212的顶部相对于第一有源区FNl可具有第一高度Hl，并且第一高度Hl 可小于第二高度H2和第三高度H3。因此，第一阻挡层212的顶部的水平高度可低于第一栅电 极层222和第二栅电极层232的水平高度。
[0153] 由于存在第一阻挡层212,导致通过第一栅电极层222限定的第四凹陷空间RS4的 上部可大于第四凹陷空间RS4的下部。因此，形成在第四凹陷空间RS4中的第二栅电极层232 的上部的宽度可大于第二栅电极层232的下部的宽度。
[0154] 在第二区II中，第二栅线204a和204b中的每一个的上表面可在其中心部分具有凹 进剖面形状。第二栅极绝缘层190可从第二有源区FN2与第二栅线204a和204b中的每一个之 间延伸至第二栅极间隔件层144与第二栅线204a和204b中的每一个之间。在形成第二栅线 204a和204b的工艺中，将第二栅极绝缘层190的上部（即，第二高介电常数介电层194的上 部)去除，因此，第二栅极绝缘层190的顶部（即，第二高介电常数介电层194的顶部）的水平 高度可低于第二栅极间隔件层144的顶部或者层间绝缘层150的顶部的水平高度。由于形成 第二栅极绝缘层190的材料与形成第二栅线204a和204b的材料之间的蚀刻选择性，第二栅 极绝缘层190的顶部的水平高度可高于第二栅线204a和204b中的每一个的顶部的水平高 度。
[0155] 位于第二有源区FN2上的第二栅线204a可包括第二阻挡层214a、限定第四凹陷空 间RS4的第一栅电极层224以及填充第四凹陷空间RS4的第二栅电极层234。第一栅电极层 224的上表面和第二栅电极层234的上表面可形成连续表面。所述连续表面相对于衬底110 的水平高度可从邻近于第二栅极绝缘层190(也就是说，第二高介电常数介电层194)的一部 分朝着第二栅电极层234的中心部分逐渐降低。因此，第一栅电极224的顶部的水平高度可 高于第二栅电极234的顶部的水平高度。在第一栅电极层224的上表面中，邻近于第二栅极 绝缘层190(也就是说，第二高介电常数介电层194)的一部分的水平高度可高于邻近于第二 栅电极层234的一部分的水平高度。第二栅电极层234的中心部分相对于衬底110的水平高 度可低于其外部相对于衬底110的水平高度。第二阻挡层214a的顶部的高度可与第一栅电 极层224的顶部的高度相同或相似。
[0156] 至少一部分位于器件隔离层120上的第二栅线204b可包括:第二阻挡层214a;第一 栅电极层224,其限定第四凹陷空间RS4的第一栅电极层224;第二栅电极层234,其在覆盖第 四凹陷空间RS4的内侧壁的同时限定第五凹陷空间RS5;以及第三栅电极层244,其填充第五 凹陷空间RS5。第一栅电极层至第三栅电极层(224、234和244)的上表面可形成连续表面。
[0157] 至少一部分位于器件隔离层120上的第二栅线204b的形状与位于第二有源区FN2 上的第二栅线204a的形状相似，不同的是，第二栅线204b包括由第二栅电极层234限定的第 五凹陷空间RS5以及填充第五凹陷空间RS5的第三栅电极层244。因此，省略对第二栅线204b 的重复描述。
[0158]如上所述，至少一部分位于器件隔离层120上的第二栅线204b包括第三栅电极层 244。然而，由于在部分地去除图8A至图8D所示的第一栅极材料层至第三栅极材料层(220、 230和240)的工艺中完全去除了对应于第三栅极材料层240的一部分，因此位于第二有源区 FN2上的第二栅线204a不包括第三栅电极层244。
[0159]由于第二有源区FN2在第一方向X上的宽度、第二栅极间隔件层144的位置以及为 了形成第二有源区FN2和第二栅极间隔件层144而执行的光刻工艺的未对准程度，导致可以 不形成第三栅电极层244的邻近于第二有源区FN2(如图9B所示）侧部的一部分。换句话说， 形成在第二有源区FN2和器件隔离层120上方的第二栅线204b可包括第三栅电极层244,但 该层是可选的，并且在一些实施例中，可以不形成第三栅电极层244。
[0160] 在一些实施例中，从层间绝缘层150的上表面测量到第一栅线202上表面的最低水 平高度的第三深度D3可大于从层间绝缘层150的上表面至第二栅线204a和204b的上表面的 最低水平高度的第四深度D4。
[0161] 图IOA至图IOD是示出根据本发明构思的示例性实施例的形成栅极封盖层的工艺 的剖视图。
[0162] 参照图IOA至图10D，栅极封盖层300形成在栅线202、204a和204b上。栅极封盖层 300的上表面的水平高度可与栅极间隔件层142和144的顶部的水平高度相同。在一些实施 例中，例如，栅极封盖层300可包括诸如氮化硅的绝缘材料。为了形成栅极封盖层300,可形 成在填充第三凹陷空间RS3的同时覆盖衬底110的栅极封盖材料(未示出），并且随后可执行 诸如CMP工艺的平面化工艺，以暴露出层间绝缘层150以及栅极间隔件层142和144。
[0163] 栅极绝缘层180可从栅极间隔件层142与第一栅线202之间延伸至栅极间隔件层 142与栅极封盖层300之间，并且栅极绝缘层190可从栅极间隔件层144与第二栅线204a和 204b中的每一个之间延伸至栅极间隔件层144与栅极封盖层300之间。栅极绝缘层180和190 的顶部的水平高度可低于栅极封盖层300的上表面的水平高度，并且可由栅极封盖层300覆 盖。
[0164] 栅线202、204a和204b可形成为使得栅线202、204a和204b具有相对窄的宽度和相 对小的间距，并且不出现空隙。另外，栅极封盖层300可防止在栅线202、204a和204b中的每 一条与不期望的部分之间产生短路。
[0165] 图IlA至图12D是按次序示出根据本发明构思的示例性实施例的制造半导体器件 的方法的剖视图。具体地说，图IlA和图12A是沿着图IA的线A-A'截取的剖视图，图IlB和图 12B是沿着图IB的线B-B '截取的剖视图，图11C和图12C是沿着图IA的线C-C '截取的剖视图， 并且图IlD和图12D是沿着图IB的线D-D'截取的剖视图。因此，图11A、图12A、图IlC和图12C 是示出图IA的第一区I的剖视图，并且图11B、图12B、图IlD和图12D是示出图IB的第二区II 的剖视图。省略关于图IlA至图12D的与图3A至图IOD的描述重复的描述。
[0166] 图IlA至图IlD是示出根据本发明构思的示例性实施例的形成栅线的工艺的剖视 图。具体地说，图11A至图11D是示出在图9A至图9D的工艺之后执行的工艺的剖视图。
[0167] 参照图IlA至图11D，栅线202a、206a和206b具有第二栅电极层232和234从第一栅 电极层222a和224a突出的不规则形状。因此，第二栅电极层232和234的上表面相对于衬底 110的水平高度可高于第一栅电极层222a和224a相对于衬底110的水平高度。可通过去除图 9A至图9D所示的第一栅电极层222和224的上部形成图IlA至图IlD所示的第一栅电极层 222a和224a，从而使得第一栅电极层222a和224a的上表面相对于衬底110的水平高度低于 第二栅电极层232和234的上表面相对于衬底110的水平高度。
[0168] 在形成第一栅电极层222a和224a的工艺中，也可将图9B和图9D所示的第二阻挡层 214a的上部去除，以形成图IlA至图IlD所示的第二阻挡层214b。第二阻挡层214b的顶部的 高度可与第一栅电极层224a的顶部的高度相同或相似。
[0169] 在图9A至图9D所示的第一栅电极层222和224的上表面中，邻近于栅极绝缘层180 和190的部分的水平高度高于邻近于第二栅电极层212和214的部分的水平高度。因此，对于 图IlA至图IlD所示的第一栅电极层222a和224a的上表面而言，邻近于栅极绝缘层180和190 的部分的水平高度可高于邻近于第二栅电极层232和234的部分的水平高度。
[0170]形成第一栅线202a的第二栅电极层232的上表面的最低部分相对于第一有源区 FNl可具有第二高度H2,并且第二栅电极层232的上表面的最高部分相对于第一有源区FNl 可具有第四高度H4。形成第一栅线202a的第一栅电极层222a的上表面的最低部分相对于第 一有源区FNl可具有第五高度H5,并且第一栅电极222a的上表面的最高部分相对于第一有 源区FNl可具有第六高度H6。第五高度H5和第六高度H6可小于第二高度H2和第四高度H4。
[0171] 栅线206a的形状与第一栅线202a的形状相似，不同的是，栅线206a包括以上参照 图9A至图9D描述的第三栅电极层244。因此，省略对栅线206a的重复描述。
[0172] 图12A至图12D是示出根据本发明构思的示例性实施例的形成栅极封盖层的工艺 的剖视图。
[0173] 参照图12A至图12D，在栅线202a、206a和206b上形成栅极封盖层300。在一些实施 例中，栅极封盖层300的上表面的水平高度可与栅极间隔件层142和144的顶部的水平高度 相同。
[0174]由于第二栅电极层232和234分别具有从第一栅电极层222a和224a突出的不规则 形状，因此栅极封盖层300的一部分可在相对于衬底110的主表面的水平方向上位于第二栅 电极层232和234中的每一个的上部与栅极绝缘层180和190之间。栅极封盖层300可与第二 栅电极层232和234中的每一个的侧部的至少一部分接触。
[0175] 由于栅线202a、206a和206b各自具有突出的不规则形状，因此形成在栅线202a、 206a和206b中的每一条与其周边区域之间的寄生电容可减小。
[0176] 图13A至图15D是按次序示出根据本发明构思的示例性实施例的制造半导体器件 的方法的剖视图。具体地说，图13A、图14A和图15A是沿着图IA的线A-A '截取的剖视图，图 13B、图14B和图15B是沿着图IB的线B-B'截取的剖视图，图13C、图14C和图15C是沿着图IA的 线C-C'截取的剖视图，并且图13D、图14D和图lf5D是沿着图IB的线D-D'截取的剖视图。因此， 图13A、图14A、图15A、图13C、图14C和图15C是示出图IA的第一区I的剖视图，并且图13B、图 14B、图15B、图13D、图14D和图I?是示出图IB的第二区II的剖视图。在图13A至图I?的描述 中，可省略与图3A至图IOD的描述重复的描述。
[0177] 图13A至图13D是示出根据本发明构思的示例性实施例的形成栅极材料层的工艺 的剖视图。
[0178] 参照图13A至图13D，第一阻挡层212a的顶部的水平高度可与层间绝缘层150和/或 第一栅极间隔件层142的顶部的水平高度相同或相似。因此，第一阻挡层212a和第二阻挡层 214可具有相同或相似的水平高度。
[0179]第一栅极材料层220可形成为具有均匀的厚度，从而在覆盖衬底110的同时在一对 栅极间隔件层142之间的空间和一对栅极间隔件层144之间的空间中限定第一凹陷空间 RSla。第一凹陷空间RSla可延伸并且从其顶部至其底部具有恒定的宽度。
[0180] 第二栅极材料层230可完全填充第一区I中的第一凹陷空间RSla。因此，第二栅极 材料层230可在第一凹陷空间RSla中延伸并且从其顶部至其底部具有相对恒定的宽度。
[0181] 图14A至图14D是示出根据本发明构思的示例性实施例的形成栅线的工艺的剖视 图。
[0182] 参照图14A至图14D，通过部分地去除图14A至图14D所示的阻挡层212a和214以及 第一栅极材料层至第三栅极材料层(220、230和240)，形成第一栅线202b以及第二栅线204a 和204b。由于部分地去除图13A至图13D所示的阻挡层212a和214以及第一栅极材料层至第 三栅极材料层(220、230和240)，可在一对栅极间隔件层142之间以及一对栅极间隔件层144 之间限定第三凹陷空间RS3a。第一栅线202b以及第二栅线204a和204b的上表面的水平高度 可低于所述一对栅极间隔件层142和所述一对栅极间隔件层144的顶部的水平高度。第一栅 线202b和第二栅线204a和204b中的每一个的上表面可在其中心部分具有凹进形状。
[0183] 第一栅线202b可包括第一阻挡层212a、限定第四凹陷空间RS4a的第一栅电极层 222以及填充第四凹陷空间RS4a的第二栅电极层232a。通过第一栅电极层222限定的第四凹 陷空间RS4a可延伸并且从其顶部至其底部具有相对恒定的宽度。因此，形成在第四凹陷空 间RS4a中的第二栅电极层232a可在第四凹陷空间RS4a中延伸并且从其顶部至其底部具有 相对恒定的宽度。
[0184] 第一阻挡层212a的顶部的高度可与第一栅电极层222的顶部的高度相同或相似。
[0185] 第二栅线204a可包括:第二阻挡层214a;第一栅电极层222,其限定第四空间RS4a; 第二栅电极层234,其在覆盖第四凹陷空间RS4的内侧壁的同时限定第五凹陷空间RS5;以及 第三栅电极层244，其填充第五凹陷空间RS5。
[0186] 图15A至图15D是示出根据本发明构思的示例性实施例的形成栅极封盖层的工艺 的剖视图。
[0187] 参照图15A至图15D，在栅线202b、204a和204b上形成栅极封盖层300。栅极封盖层 300的上表面的水平高度可与栅极间隔件层142和144的顶部的水平高度相同。
[0188] 图16A至图17D是按次序示出根据本发明构思的示例性实施例的制造半导体器件 的方法的剖视图。具体地说，图16A和图17A是沿着图IA的线A-A'截取的剖视图，图16B和图 17B是沿着图IB的线B-B '截取的剖视图，图16C和图17C是沿着图IA的线C-C '截取的剖视图， 并且图16D和图17D是沿着图IB的线D-D'截取的剖视图。因此，图16A、图17A、图16C和图17C 是示出图IA的第一区I的剖视图，并且图16B、图17B、图16D和图17D是示出图IB的第二区II 的剖视图。在图16A至图17D的描述中，可省略与图3A至图1?的描述重复的描述。
[0189] 图16A至图16D是示出根据本发明构思的示例性实施例的形成栅线的工艺的剖视 图。具体地说，图16A至图16D是示出在图14A至图14D的工艺之后执行的工艺的剖视图。 [0190] 参照图16A至图16D，栅线202c、206a和206b具有其中第二栅电极层232a和234从第 一栅电极层222a和224a突出的不规则形状。因此，第二栅电极层232a和234的上表面的水平 高度相对于衬底110可高于第一栅电极层222a和224a的上表面的水平高度。
[0191] 图17A至图17D是示出根据本发明构思的示例性实施例的形成栅极封盖层的工艺 的剖视图。
[0192] 参照图17A至图17D，在栅线202c、206a和206b上形成栅极封盖层300。栅极封盖层 300的上表面的水平高度可与栅极间隔件层142和144的顶部的水平高度相同。
[0193] 图18是根据本发明构思的示例性实施例的显示器驱动器IC(DDI)1500和包括DDI 1500的显示设备1520的框图。
[0194] 参照图18，DDI 1500可包括控制器1502、电源电路1504、驱动器块1506和存储器块 1508。控制器1502可从主要处理单元(MPU) 1522接收命令并且对命令进行解码，并且控制 DDI 1500的各个块根据解码后的命令执行操作。电源电路单元1504可响应于控制器1502的 控制而产生驱动电压。驱动器块1506可响应于控制器1502的控制而通过利用电源电路单元 1504所产生的驱动电压来驱动显示面板1524。显示面板1524可为液晶显示面板、等离子体 显示面板或者有机发光二极管(OLED)面板。存储器块1508可为这样的块，其临时存储输入 至控制器1502的命令或从控制器1502输出的控制信号、或者存储必要数据，并且存储器块 1508可包括诸如随机存取存储器(RAM)或者只读存储器(ROM)的存储器。选自电源电路单元 1504和驱动器块1506中的至少一个可包括参照图IA至图17B描述的根据本发明构思的示例 性实施例的半导体器件l、la和Ib中的至少一个或者根据半导体器件l、la和Ib修改或者改 变的半导体器件中的至少一个。
[0195] 图19是根据本发明构思的示例性实施例的互补金属氧化物半导体(CMOS)反相器 1600的电路图。
[0196] CMOS反相器1600可包括CMOS晶体管16HKCM0S晶体管1610可包括连接在电源端 Vdd与接地端之间的PMOS晶体管1620和NMOS晶体管1630XM0S晶体管1610可包括根据参照 图IA至图17B描述的本发明构思的示例性实施例的半导体器件l、la和Ib中的至少一个或者 根据半导体器件1、Ia和Ib修改或者改变的半导体器件中的至少一个。
[0197] 图20是根据本发明构思的示例性实施例的CMOS静态RAM(SRAM)装置1700的电路 图。
[0198] CMOS SRAM装置1700可包括一对驱动晶体管1710。所述一对驱动晶体管1710中的 每一个可包括连接在电源端Vdd与接地端之间的PMOS晶体管1720和匪OS晶体管1730XM0S SRAM装置1700还可包括一对传输晶体管1740。传输晶体管1740的源极可交叉连接至驱动晶 体管1710的PMOS晶体管1720和匪OS晶体管1730的公共节点。电源端Vdd可连接至PMOS晶体 管1720的源极，并且接地端可连接至NMOS晶体管1730的源极。字线WL可连接至所述一对传 输晶体管1740的栅极，并且位线BL和反向位线/BL可分别连接至所述一对传输晶体管1740 的对应的漏极。
[0199] 选自CMOS SRAM装置1700的驱动晶体管1710和传输晶体管1740中的至少一个可包 括参照图IA至图17B描述的根据本发明构思的示例性实施例的半导体器件l、la和Ib中的至 少一个或者根据半导体器件1、Ia和Ib修改或者改变的半导体器件中的至少一个。
[0200] 图21是根据本发明构思的示例性实施例的CMOS NAND电路1800的电路图。
[0201] CMOS NAND电路1800可包括向其传输不同的输入信号的一对CMOS晶体管。CMOS NAND电路1800可包括参照图IA至图17B描述的根据本发明构思的示例性实施例的半导体器 件l、la和Ib中的至少一个或者根据半导体器件l、la和Ib修改或者改变的半导体器件中的 至少一个。
[0202] 图22是根据本发明构思的示例性实施例的电子系统1900的框图。
[0203]电子系统1900可包括存储器1910和存储器控制器1920。存储器控制器1920可控制 存储器1910响应于主机1930的请求从存储器1910读数据和/或将数据写至存储器1910。选 自存储器1910和存储器控制器1920中的至少一个可包括参照图IA至图17B描述的根据本发 明构思的示例性实施例的半导体器件l、la和Ib中的至少一个或者根据半导体器件l、la和 Ib修改或者改变的半导体器件中的至少一个。
[0204]图23是根据本发明构思的示例性实施例的电子系统2000的框图。
[0205]电子系统2000可包括经总线2050彼此连接的控制器2010、输入/输出（1/0)装置 2020、存储器2030和接口 2040。
[0206] 控制器2010可包括选自微处理器、数字信号处理器以及与微处理器和数字信号处 理器相似的处理器中的至少一个。1/0装置2020可包括键区、键盘和显示器中的至少一个。 存储器2030可用于存储通过控制器2010执行的命令。例如，存储器2030可用于存储用户数 据。
[0207] 电子系统2000可为无线通信设备或者能够在无线通信环境下发送和/或接收信息 的设备。为了使电子系统2000通过无线通信网络发送或者接收数据，接口 2040可为无线接 口。接口2040可包括天线和/或无线收发器。在一些实施例中，电子系统2000可使用第三代 通信系统的通信接口协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝 (NADC)、扩展时分多址E-TDMA和/或宽带码分多址(WCDMA)。电子系统2000可包括参照图IA 至图17B描述的根据本发明构思的示例性实施例的半导体器件l、la和Ib中的至少一个或者 根据半导体器件1、Ia和Ib修改或者改变的半导体器件中的至少一个。
[0208] 虽然已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是应 该理解，在不脱离所附权利要求的精神和范围的情况下，可作出各种形式和细节上的改变。
【主权项】
1. 一种半导体器件，包括： 衬底，其具有鳍式有源区； 栅极绝缘层，其覆盖鳍式有源区的上表面和侧部的至少一部分；以及 栅线，其延伸并且与鳍式有源区交叉同时覆盖鳍式有源区的上表面和侧部的至少一部 分，所述栅线位于栅极绝缘层上， 其中，在垂直于栅线的延伸方向的剖面中，栅线的上表面的中心部分具有凹进形状。2. 根据权利要求1所述的半导体器件，还包括接触栅线的侧部的一对栅极间隔件层， 其中，栅极绝缘层从鳍式有源区与栅线之间延伸至所述一对栅极间隔件层与栅线之 间。3. 根据权利要求2所述的半导体器件，其中，所述栅线包括： 第一栅电极层，其延伸同时覆盖鳍式有源区的上表面和侧部以及所述一对栅极间隔件 层的侧部，所述一对栅极间隔件层的侧部彼此面对，并且第一栅电极层限定凹陷空间；以及 第二栅电极层，其延伸同时填充凹陷空间。4. 根据权利要求3所述的半导体器件，其中，在垂直于栅线的延伸方向的剖面中，第二 栅电极层的中心部分相对于衬底的水平高度低于第二栅电极层的外部相对于衬底的水平 高度。5. 根据权利要求3所述的半导体器件，其中，第一栅电极层的上表面的邻近于栅极绝缘 层的一部分相对于衬底的水平高度高于邻近于第二栅电极层的一部分相对于衬底的水平 高度。6. 根据权利要求3所述的半导体器件，其中，第一栅电极层的上表面和第二栅电极层的 上表面形成连续表面。7. 根据权利要求6所述的半导体器件，其中，所述连续表面相对于衬底的水平高度从邻 近于栅极绝缘层的部分至第二栅电极层的中心部分逐渐降低。8. 根据权利要求3所述的半导体器件，其中，所述栅线具有不规则形状，其中第二栅电 极层在竖直方向上从第一栅电极层突出。9. 根据权利要求8所述的半导体器件，其中，第二栅电极层的上表面相对于衬底的水平 高度高于第一栅电极层的上表面相对于衬底的水平高度。10. 根据权利要求3所述的半导体器件，其中，第二栅电极层的中心部分具有从第二栅 电极层的上表面延伸至第二栅电极层的内部区的接缝。11. 根据权利要求10所述的半导体器件，其中，第二栅电极层的接缝从第二栅电极层的 上表面的最低水平高度延伸至第二栅电极层的内部区。12. 根据权利要求3所述的半导体器件，其中，所述栅线还包括第一栅电极层与栅极间 隔件层之间的阻挡层。13. 根据权利要求12所述的半导体器件，其中，所述阻挡层的顶部的水平高度低于第一 栅电极层的上表面和第二栅电极层的上表面的水平高度。14. 根据权利要求13所述的半导体器件，其中，第二栅电极层的上部的宽度大于第二栅 电极层的下部的宽度。15. 根据权利要求2所述的半导体器件，其中，所述栅线的上表面的水平高度低于所述 一对栅极间隔件层的顶部的水平高度， 其中，所述半导体器件还包括绝缘栅极封盖层，其形成在栅线上，并且其上表面的水平 高度与所述一对栅极间隔件层的顶部的水平高度相同。16. -种半导体器件，包括： 衬底，其具有鳍式有源区； 衬底上的器件隔离层，所述器件隔离层覆盖鳍式有源区的下部； 一对栅极间隔件层，其延伸同时与鳍式有源区交叉，所述一对栅极间隔件层位于器件 隔离层和衬底上； 栅极绝缘层，其具有均匀的厚度，并且覆盖所述一对栅极间隔件层的侧部中的每一个 的至少一部分以及鳍式有源区的上表面和两侧，所述一对栅极间隔件层彼此面对，所述栅 极绝缘层位于所述一对栅极间隔件层之间；以及 栅线，其在所述一对栅极间隔件层之间延伸，所述栅线位于栅极绝缘层上， 其中，所述栅线包括第一栅电极层和第二栅电极层，第一栅电极层延伸同时覆盖所述 一对栅极间隔件层的侧部中的每一个的至少一部分以及鳍式有源区的上表面和两侧，第一 栅电极层限定凹陷空间，第二栅电极层延伸同时填充凹陷空间， 其中，在垂直于栅线的延伸方向的剖面中，第二栅电极层的中心部分相对于衬底的水 平高度低于第二栅电极层的外部相对于衬底的水平高度。17. 根据权利要求16所述的半导体器件，其中，第一栅电极层的上表面和第二栅电极层 的上表面形成连续表面，并且第一栅电极层的顶部的水平高度高于第二栅电极层的顶部的 水平高度。18. 根据权利要求16所述的半导体器件，其中，第二栅电极层的上表面相对于衬底的水 平高度高于第一栅电极层的上表面相对于衬底的水平高度，第二栅电极层具有从第一栅电 极层突出的不规则形状。19. 根据权利要求16所述的半导体器件，其中，随着第一栅电极层和第二栅电极层的上 表面中的每一个更加远离所述一对栅极间隔件层的侧部，第一栅电极层的上表面和第二栅 电极层的上表面中的每一个具有相对低的水平高度。20. 根据权利要求16所述的半导体器件，其中，第二栅电极层具有接缝，所述接缝从第 二栅电极层的上表面的最低水平高度延伸至第二栅电极层的内部区。21. -种半导体器件，包括： 衬底，其具有在相对于衬底的主表面的竖直方向上突出的多个鳍式有源区，每个鳍式 有源区在第一水平方向上延伸； 栅极绝缘层，其覆盖鳍式有源区的上表面和侧部的至少一部分；以及 栅线，其在位于水平面中的与第一水平方向垂直的第二水平方向上延伸，所述栅线与 所述多个鳍式有源区交叉并且覆盖鳍式有源区的上表面和侧部的至少一部分上的栅极绝 缘层； 其中，栅线包括具有第一宽度的第一部分和具有第二宽度的第二部分，第二宽度小于 第一宽度，栅线的第二部分位于栅线的第一部分上， 其中，栅线的第一部分的上表面在第一水平方向上具有凹进剖面，使得栅线的第一部 分的上表面的内部区相对于其外边缘区在竖直位置上更低，并且 其中，栅线的第二部分的上表面在第一水平方向上具有凹进剖面，使得栅线的第二部 分的上表面的内部区相对于其外边缘区在竖直位置上更低。22. 根据权利要求21所述的半导体器件，其中，栅线的第二部分在栅线的第一部分的中 心区处位于栅线的第一部分上。23. 根据权利要求21所述的半导体器件，其中，栅线的第一部分和栅线的第二部分在第 一水平方向上具有台阶状剖面。24. 根据权利要求21所述的半导体器件，还包括所述多个鳍式有源区之间的沟槽隔离 结构。25. 根据权利要求21所述的半导体器件，还包括位于栅线的侧部的栅极间隔件层， 其中，栅极绝缘层从鳍式有源区与栅线之间延伸至所述一对栅极间隔件层之间。
【文档编号】H01L29/423GK106057872SQ201610239698
【公开日】2016年10月26日
【申请日】2016年4月18日
【发明人】宋在烈, 金完敦, 玄尚镇, 李珍旭, 权奇相, 高绮亨, 明成禹
【申请人】三星电子株式会社