反熔丝存储单元及其阵列的利记博彩app
【专利摘要】一种反熔丝存储单元包括反熔丝元件和栅极PN二极管。反熔丝元件包括：耦接至字线的栅极端子、耦接至位线的漏极端子、和本体端子。栅极PN二极管耦接在字线与栅极端子之间。
【专利说明】反熔丝存储单元及其阵列
[0001]相关申请的交叉引用
[0002]本申请要求2015年4月6日提交的第10-2015-0048676号的韩国申请的优先权，其通过引用其整体合并于此。
技术领域
[0003]本公开的各种实施例涉及非易失性存储器件，更具体地，涉及反熔丝存储单元及其阵列。
【背景技术】
[0004]非易失性存储器件即使没有恒定电源的情况下也保持其储存的数据。非易失性存储器件的示例包括只读存储器件(R0M)、一次可编程(OTP)存储器件和可重写存储器件。非易失性存储器件已经使用互补金属氧化物半导体(CMOS)兼容工艺来生产。
[0005]OTP存储器件可以被分类为熔丝型OTP存储器件或反熔丝型OTP存储器件。熔丝型OTP存储器件中的每个存储单元在其被编程以前作为短路(S卩，存在电流路径)开始。而在编程时，可以根据该存储单元被如何编程而保持短路或变为开路。相反地，反熔丝型OTP存储器件中的每个存储单元在其被编程以前作为开路开始，而在编程时，根据该存储单元储存的数据而是短路或开路。考虑到MOS晶体管的特性，CMOS工艺可以适用于反熔丝型OTP存储器件的制造。
【发明内容】
[0006]各种实施例针对反熔丝存储单元及其阵列。
[0007]根据实施例，反熔丝存储单元，包括:反熔丝元件，所述反熔丝元件包括:耦接至字线的栅极端子、耦接至位线的漏极端子、和本体端子；以及栅极PN二极管，耦接在字线与栅极端子之间。
[0008]根据实施例，反熔丝存储单元，包括:有源区，所述有源区沿第一方向延伸、并且具有第一导电类型的沟道区和沿第一方向与所述沟道区接触的第二导电类型的杂质结区；栅电极，所述栅电极沿第二方向延伸以与有源区交叉、并且具有与有源区的沟道区重叠的第二导电类型的第一栅电极和与沿第二方向第一栅电极接触而不与有源区重叠的第一导电类型的第二栅电极；以及绝缘层，在有源区与栅电极之间。
[0009]根据实施例，反熔丝存储单元，包括:有源区，沿第一方向延伸、并且具有第一导电类型的沟道区和沿第一方向与所述沟道区接触的第二导电类型的杂质结区；栅电极，沿第二方向延伸以与有源区交叉、并且具有与有源区的沟道区重叠的第二导电类型的第一栅电极以及层叠在所述第一栅电极上并且与所述第一栅电极接触的第一导电类型的第二栅电极；以及绝缘层，在有源区与栅电极之间。
[0010]根据实施例，提供一种反熔丝存储单元阵列，包括:交叉的多个字线和多个位线；以及在所述多个字线与所述多个位线的交点处的多个反熔丝存储单元，其中，所述多个反熔丝存储单元中的每个包括:反熔丝元件，具有耦接至一个字线的栅极端子、耦接至一个位线的漏极端子、本体端子;以及栅极PN二极管，耦接在字线与栅极端子之间。
[0011]根据实施例，提供一种反熔丝存储单元阵列，包括:沿多个行和多个列排列的多个反熔丝存储单元，该反熔丝存储单元阵列包括:多个有源区，分别设置在多个行中；多个栅极线，分别设置在多个列中以与有源区交叉，多个栅极线中的每个包括一种导电类型的第一栅极以及沿列方向交替排列的相反导电类型的第二栅极；以及在多个栅极线之间的有源区中的多个杂质结区，其中，第一栅极与有源区重叠，而第二栅极在有源区之间并且不与有源区重叠。
【附图说明】
[0012]鉴于附图和所附详细描述，本公开的各种实施例将变得更明显，其中:
[0013]图1是图示根据实施例的反熔丝型存储单元的等效电路图；
[0014]图2是图示根据实施例的反熔丝型存储单元的布局图；
[0015]图3是沿图2的线Ι-Γ截取的剖面图；
[0016]图4是沿图2的线Π-Π’截取的剖面图；
[0017]图5是图示图2、图3和图4中所示的反熔丝型存储单元200的第一类型编程操作以及图示第一类型编程单元的读取操作的剖面透视图；
[0018]图6是图示根据实施例的反熔丝型存储单元的第一类型编程操作以及图示第一类型编程单元的读取操作的等效电路图；
[0019]图7是图示根据实施例的反熔丝型存储单元的第二类型编程操作以及图示第二类型编程单元的读取操作的剖面透视图；
[0020]图8是图示根据实施例的反熔丝型存储单元的第二类型编程操作以及第二类型编程单元的读取操作连同潜行电流阻挡机制的等效电路图；
[0021 ]图9是图示根据另一个实施例的反熔丝型存储单元的布局图；
[0022]图?ο是沿图9的线m-m’截取的剖面图；
[0023]图11是沿图9的线IV-1V’截取的剖面图；
[0024]图12是图示根据实施例的反熔丝型存储单元阵列的等效电路图；
[0025]图13是图示因在传统反熔丝型存储单元阵列的读取操作期间产生的潜行电流导致的故障的等效电路图；
[0026]图14是图示在图12中所示的反熔丝型存储单元阵列的读取操作期间潜行电流阻挡机制的等效电路图；
[0027]图15是图示根据另一个实施例的反熔丝型存储单元阵列的等效电路图；
[0028]图16图示在图15中所示的反熔丝型存储单元阵列的读取操作期间潜行电流阻挡机制的等效电路图；
[0029]图17是用于实现图15中所示的反熔丝型存储单元阵列的布局图；以及
[0030]图18、图19、图20和图21是图示制造图17中所示的反熔丝型存储单元阵列的方法的布局图。
【具体实施方式】
[0031]将理解的是，虽然可以在本文中使用诸如“第一”、“第二”、“第三”等的术语来描述各种元件，但是这些元件不应当受限于这些术语。这些术语仅用于区分一个元件与另一个元件。因此，在一些实施例中的第一元件可以在其他实施例中被称作第二元件，不脱离本公开的教导。
[0032]还将理解的是，当元件被称为位于另一个元件“之下”、“下方”、“下面”、“下”、“上”、“之上”、“上面”、“上”、“侧”、或“旁边”时，其可以直接接触另一元件，或者至少一个中间元件也可以存在于其间。因此，在本文中使用的诸如“之下”、“下方”、“下面”、“下”、“上”、“之上”、“上面”、“上方”、“侧”和“旁边”等的术语仅是出于描述特定实施例的目的，而非意在限制本公开的范围。用于描述元件与层之间关系的其他词应当以类似的方式来解释(例如，“在…之间”与“直接在…之间”或“相邻”与“直接相邻” )O
[0033]还将理解的是，当元件被称为“连接”或“耦接”至另一个元件时，其可以直接连接或耦接至另一个元件或者可以存在中间元件。相反地，当元件被称为“直接连接”或“直接耦接”至另一个元件时，不存在中间元件。
[0034]图1是图示根据实施例的反熔丝型存储单元100的等效电路图。参照图1，反熔丝型存储单元100可以包括位于字线(WL) 120与位线(BL) 130的交点处的反熔丝元件110和栅极PN二极管150。在某些实施例中，反熔丝元件110可以包括具有栅极端子112、源极端子114、漏极端子116和本体端子118的金属氧化物半导体场效应晶体管(MOSFET)。反熔丝元件110可以包括耦接在本体端子118与漏极端子116之间的块体PN晶体管140。块体PN二极管140的阳极Al和阴极Cl可以分别耦接至本体端子118和漏极端子116。漏极端子116可以耦接至位线130，而源极端子114可以浮置。栅极端子112可以通过栅极PN 二极管150耦接至字线120。栅极PN 二极管150可以具有分别由P型半导体和N型半导体形成的阳极A2和阴极C2。栅极PN二极管150的阳极A2和阴极C2可以分别耦接至字线120和栅极端子112。在某些实施例中，可以直接组合栅极PN 二极管150和栅极端子112来提供反熔丝元件110的栅极结构。即，反熔丝元件110的栅极结构可以包括具有N型导电性的第一栅极以及具有P型导电性的第二栅极。
[0035]在反熔丝型存储单元100中，如果将特定电压之上的正编程电压施加至字线120，且位线130接地，则反熔丝元件110的栅极绝缘层可以断裂以提供栅极端子112与本体端子118之间的阻性电流路径(resistive current path)。结果，反恪丝型存储单元100可以被编程。在反熔丝型存储单元100的编程操作期间，因为在栅极PN二极管150的阳极A2与阴极C2之间施加了正向偏压，所以可以在字线120与栅极端子112之间提供短路。在字线120与本体端子118之间可以形成电流路径。另外，块体PN晶体管140可以提供从本体端子118向漏极端子116的电流路径。从而，可以在字线120与位线130之间形成电流路径，并且可以通过感测流过字线120与位线130之间的电流路径的电流来实现反熔丝型存储单元100的读取操作。
[0036]如果单元阵列通过以矩阵形式排列多个存储单元(诸如，反熔丝型存储单元100)来实现，则排列在单个行中的多个反熔丝型存储单元100的栅极端子112可以连接至单个字线(例如，字线120)，以及排列在单个列中的多个反熔丝型存储单元100的漏极端子116可以连接至单个位线(例如，位线130)。在这种情况下，如果在反熔丝存储单元100中不存在栅极PN 二极管150，则在选中的反熔丝型存储单元被选择性地读出的同时潜行电流(S卩，泄漏电流的一种)可以从与选中的反熔丝型存储单元共享字线或位线的未选中的反熔丝型存储单元流过连接至选中的反熔丝型存储单元的位线。结果，不能恰当地执行选中的反熔丝型存储单元的读取操作。
[0037]当反熔丝型存储单元100被编程时，不仅其栅极端子112与本体端子118之间的栅极绝缘层可以断裂，而且其栅极端子112与漏极端子116之间的栅极绝缘层也可以断裂。可以在反熔丝型存储单元100的栅极端子112与漏极端子116之间形成潜行电流流过的寄生电流路径。因此，可以在反熔丝型存储单元100的栅极端子112与漏极端子116之间提供电气短路。于是，如果在反熔丝存储单元100中不存在栅极PN 二极管150，则可以在连接至反熔丝型存储单元100的字线120与位线130之间提供电气短路，以及可以在字线120与位线130之间存在潜行电流路径，而不管被施加至字线120与位线130之间的偏压的极性如何。在这种情况下，如上描述的，不能恰当地执行选中的反熔丝型存储单元的读取操作。然而，根据本实施例的反熔丝型存储单元100可以包括栅极PN 二极管150，所述栅极PN 二极管150具有连接至字线120的阳极A2以及连接至栅极端子112的阴极C2。因此，即使栅极端子112与漏极端子116之间的栅极绝缘层断裂而提供寄生电流路径，栅极PN 二极管150也可以阻挡从位线130流向字线120的电流。因此，栅极PN 二极管150可以防止因潜行电流导致的错误的读取操作。
[0038]图2是图示根据实施例的反熔丝型存储单元200的布局图。图3是沿图2的线Ι-Γ截取的剖面图，图4是沿图2的线Π - Π ’截取的剖面图。参照图2、图3和图4，P型本体204可以设置在衬底201的上区域的部分中。在某些实施例中，本体204可以是阱区，所述阱区通过将杂质离子注入至衬底201中并且利用退火处理来扩散所述杂质离子而形成。在其他实施例中，如果衬底201是P型衬底，则衬底201可以充当本体204。沟槽隔离层202可以设置在衬底201的特定上区域中。沟槽隔离层202可以定义有源区203。有源区203可以被定义在本体204中。
[0039]在某些实施例中，有源区203可以沿第一方向延伸以具有条形或线形。具有N型导电性的第一杂质结区231以及具有N型导电性的第二杂质结区232可以设置在有源区203中以彼此间隔开。第一杂质结区231和第二杂质结区232可以通过其间的沟道区233而彼此分离。第一杂质结区231、沟道区233和第二杂质结区232可以沿第一方向顺序地排列。在某些实施例中，第一杂质结区231和第二杂质结区232可以分别对应于源极区和漏极区。可替换地，在某些其他实施例中，第一杂质结区231和第二杂质结区232可以分别是漏极区和源极区。在第一杂质结区231与第二杂质结区232之间的沟道区233可以对应于本体204的上区域的部分。因此，沟道区233也可以具有P型导电性。虽然未在附图中示出，但是在某些实施例中，第一杂质结区231和第二杂质结区232中的每个可以具有轻掺杂漏极(LDD)结构。即，第一杂质结区231和第二杂质结区232中的每个可以包括轻掺杂了 N型杂质的浅延伸区以及重掺杂了 N型杂质的深区。
[0040]第一硅化物层241可以设置在第二杂质结区232的部分上。第一接触插塞251可以设置在第一硅化物层241上。第一接触插塞251可以耦接至位线BL。在某些实施例中，第一杂质结区231可以电浮置。在其他实施例中，反熔丝型存储单元200中可以不存在第一杂质结区231。具有P型导电性的本体204和具有N型导电性的第二杂质结区232可以构成PN结。即，本体204和第二杂质结区232可以构成块体PN二极管240。本体204可以对应于块体PN二极管240的阳极，而第二杂质结区232可以对应于块体PN二极管240的阴极。
[0041]栅电极220可以设置在沟道区233上并且可以通过绝缘层210(即，栅极绝缘层)而与沟道区233绝缘。栅电极220可以被设置为与有源区203交叉并且延伸至隔离层202上。在某些实施例中，栅电极220可以沿与第一方向交叉的第二方向延伸以具有条形或线形。栅电极220可以包括第一栅电极221和第二栅电极222。第一栅电极221可以具有N型导电性，而第二栅电极222可以具有P型导电性。在某些实施例中，第一栅电极221可以是掺杂有N型杂质的导电层(例如，N型多晶硅层)，而第二栅电极222可以是掺杂有P型杂质的导电层(例如，P型多晶硅层)。第一栅电极221和第二栅电极222可以构成栅极PN二极管250。具有N型导电性的第一栅电极221可以对应于栅极PN 二极管250的阴极，而具有P型导电性的第二栅电极222可以对应于栅极PN 二极管250的阳极。第一栅电极221可以与有源区203(即，沟道区233)重叠，而第二栅电极222可以不与有源区203重叠。第一栅电极221也可以与电耦接至位线BL的第二杂质结区232的部分重叠。第二硅化物层242可以设置在第二栅电极222上。第二接触插塞252可以设置在第二硅化物层242上。第二接触插塞252可以耦接至字线WL。
[0042]反熔丝型存储单元200可以通过使栅电极220与有源区203之间的绝缘层210断裂来编程。即，当执行反熔丝型存储单元200的编程操作时，绝缘层210的介于栅电极220与本体204(即，沟道区233)之间的部分可以断裂。在这种情况下，贯穿该说明书，编程操作将被称为第一类型编程操作，并且反熔丝型存储单元200将被称为第一类型编程单元。可替换地，当执行反熔丝型存储单元200的编程操作时，绝缘层210的介于栅电极220与第二杂质结区232之间的部分可以断裂。在这种情况下，编程操作将被称为第二类型编程操作，并且反熔丝型存储单元200将被称为第二类型编程单元。可以相同的编程偏压条件下执行第一类型编程操作和第二类型编程操作。无论在哪种情况下，包括栅极PN 二极管250的反熔丝型存储单元200的读取操作可以被恰当地执行而无因潜行电流导致的错误。
[0043]图5是图示图2、图3和图4中所示的反熔丝型存储单元200的第一类型编程操作以及第一类型编程单元的读取操作的剖面透视图，以及图6是图示图2、图3和图4中所示的反熔丝型存储单元200的第一类型编程操作以及第一类型编程单元的读取操作的等效电路图。在编程操作期间，可以根据编程数据来使反熔丝型存储单元200断裂或不断裂。在图5和图6中描述了反熔丝型存储单元200断裂以编程第一编程数据。参照图5和图6，为了编程反熔丝型存储单元200，可以将正编程电压+Vpp施加至字线WL，而位线BL和本体204可以接地。正编程电压+Vpp可以被设置为高于用于导通具有MOSFET结构的反熔丝型存储单元200的导通电压(即，阈值电压)以使绝缘层210断裂。在某些实施例中，正编程电压+Vpp可以在大约6伏至大约20伏的范围内。如果将高于反熔丝型存储单元200的导通电压的正编程电压+Vpp施加至字线WL，则可以在沟道区233中形成具有N型导电性的反转层，并且隧道电流可以流过绝缘层210。如果隧道电流流过绝缘层210，则可以在绝缘层210中形成额外俘获以增加流过绝缘层210的隧道电流量。结果，绝缘层210可以最终断裂以在第一栅电极221与本体204之间的绝缘层210中形成阻性电流路径301。如果在绝缘层210中形成阻性电流路径301，则可以利用第一编程数据来编程反熔丝型存储单元200。
[0044]为了读取编程的反熔丝型存储单元200(即，第一类型编程单元)，可以将正读取电压+Vread施加至字线WL，而位线BL和本体204可以接地。正读取电压+Vread可以被设置为具有使得在绝缘层210中不能形成任何阻性电流路径的这样的电压电平。在上述读取偏压条件下，当反熔丝型存储单元200断裂以编程第一编程数据时，电流Il可以沿包括字线WL、栅极PN二极管250(即，第一栅电极221和第二栅电极222)、阻性电流路径301、块体PN二极管240(8卩，本体204和第二杂质结区232)和位线BL的电流路径流动，如图6中的箭头311所指示的。因此，可以通过感测流过位线BL的电流Il来用第一编程数据编程反熔丝型存储单元200。可替换地，当反熔丝型存储单元200未断裂以编程非第一编程数据的第二编程数据时，在绝缘层210中不存在阻性电流路径301。在这种情况下，在上述读取偏压条件下，没有电流通过绝缘层210从栅电极220流向本体204。因此，没有电流流过位线BL。因此，如果没有电流流过位线BL，则可以利用第二编程数据来编程反熔丝型存储单元200。
[0045]图7是图示图2、图3和图4中所示的反熔丝型存储单元200的第二类型编程操作以及图示第二类型编程单元的读取操作的剖面透视图，以及图8是图示图2、图3和图4中所示的反熔丝型存储单元200的第二类型编程操作以及第二类型存储单元的读取操作连同潜行电流阻挡机制的等效电路图。在编程操作期间，可以根据编程数据来使反熔丝型存储单元200断裂或不断裂。在图7和图8中描述了使反熔丝型存储单元200断裂以编程第一编程数据。参照图7和图8，为了编程反熔丝型存储单元200，将正编程电压+Vpp施加至字线WL，而位线BL和本体204可以接地。正编程电压+Vpp可以被设置为高于用于导通具有MOSFET结构的反熔丝型存储单元200的导通电压(S卩，阈值电压)以使绝缘层210断裂。在某些实施例中，正编程电压+Vpp可以在大约6伏至大约20伏的范围内。在这种情况下，反熔丝型存储单元200可以通过与参照图5和图6描述的基本上相同的机制来编程。图5和图6中所示的先前实施例与图7和图8中所示的当前实施例之间唯一的不同之处在于:根据当前实施例阻性电流路径302可以形成在第一栅电极221与第二杂质结区232之间的绝缘层210中，而根据图5和图6中所示的先前实施例阻性电流路径301形成在第一栅电极221与本体204之间的绝缘层210中。因此，在当前实施例中，可以在反熔丝型存储单元200的第一栅电极221与第二杂质结区232之间提供电气短路，以及可以执行读取操作而不管块体PN二极管240如何。即，尽管可以在第一栅电极221与第二杂质结区232之间的绝缘层210中形成阻性电流路径302，也可以利用第一编程数据来编程反熔丝型存储单元200。
[0046]为了读取具有阻性电流路径302的编程反熔丝型存储单元200(即，第二类型编程单元)，可以将正读取电压+Vread施加至字线WL，而位线BL和本体204可以接地。正读取电压+Vread可以被设置为具有使得在绝缘层210中不能形成任何阻性电流路径的这样的电压电平。在上述读取偏压条件下，当反熔丝型存储单元200断裂以编程第一编程数据时，电流12可以沿包括字线WL、栅极PN二极管250(即，第一栅电极221和第二栅电极222)、阻性电流路径302和位线BL的电流路径流动，如图8中的箭头312所指示的。因此，可以通过感测流过位线BL的电流12来用第一编程数据编程反熔丝型存储单元200。可替换地，当反熔丝型存储单元200未断裂以编程非第一编程数据的第二编程数据时，在绝缘层210中不存在阻性电流路径。在这种情况下，在上述读取偏压条件下，没有电流通过绝缘层210而从栅电极220流向位线BL。因此，没有电流流过位线BL。因此，如果没有电流流过位线BL，则可以利用第二编程数据来编程反熔丝型存储单元200。
[0047]虽然具有图5和图6中所示的阻性电流路径301的编程的反熔丝型存储单元200(即，第一类型编程单元)在读取偏压条件下，但是从位线BL流向字线WL的电流可以被块体PN 二极管240和栅极PN 二极管250阻挡。因此，即使从其他反熔丝型存储单元中产生的潜行电流流过位线BL，所述潜行电流也不会流过字线WL。与此同时，虽然具有图7和图8中所示的阻性电流路径302的编程的反熔丝型存储单元200(即，第二类型编程单元)在读取偏压条件下，但是在栅电极220与第二杂质结区232之间可能发生电气短路。因此，潜行电流可以通过绝缘层210中的阻性电流路径302而从位线BL流向栅电极220。即，块体PN二极管240不能阻挡从位线BL流向栅电极220的潜行电流。然而，尽管潜行电流Is流过位线BL并且在绝缘层210中存在阻性电流路径302，由于栅极PN二极管250的存在，所述潜行电流也不能流向字线WL0
[0048]图9是图示根据另一个实施例的反熔丝型存储单元400的布局图。图10是沿图9的线m-m’截取的剖面图，以及图11是沿图9的线IV-1V’截取的剖面图。反熔丝型存储单元400的编程操作和读取操作可以与参照图5、图6、图7和图8描述的反熔丝型存储单元200的编程操作和读取操作基本上相同。参照图9、图1O和图11，P型本体404可以设置在衬底401的上区域的部分中。在某些实施例中，本体404可以是阱区，所述阱区通过将杂质离子注入至衬底401中并且利用退火处理来扩散所述杂质离子而形成。在其他实施例中，如果衬底401是P型衬底，则衬底401可以充当本体404。沟槽隔离层402可以设置在衬底401的特定上区域中。沟槽隔离层402可以定义有源区403。有源区403可以被定义在本体404中。
[0049]在某些实施例中，有源区403可以沿第一方向延伸以具有条形或线形。具有N型导电性的第一杂质结区431以及具有N型导电性的第二杂质结区432可以设置在有源区403中以彼此间隔开。第一杂质结区431和第二杂质结区432可以通过其间的沟道区433而彼此分离。第一杂质结区431、沟道区433和第二杂质结区432可以沿第一方向顺序地排列。在某些实施例中，第一杂质结区431和第二杂质结区432可以分别对应于源极区和漏极区。可替换地，在某些其他实施例中，第一杂质结区431和第二杂质结区432可以分别是漏极区和源极区。在第一杂质结区431与第二杂质结区432之间的沟道区433可以对应于本体404的上区域的部分。因此，沟道区433也可以具有P型导电性。虽然未在附图中示出，但是在某些实施例中，第一杂质结区431和第二杂质结区432中的每个可以具有轻掺杂漏极(LDD)结构。即，第一杂质结区431和第二杂质结区432中的每个可以包括轻掺杂了 N型杂质的浅延伸区以及重掺杂了 N型杂质的深区。
[0050]第一硅化物层441可以设置在第二杂质结区432的部分上。第一接触插塞451可以设置在第一硅化物层441上。第一接触插塞451可以耦接至位线BL。在某些实施例中，第一杂质结区431可以电浮置。在其他实施例中，反熔丝型存储单元400中可以不存在第一杂质结区431。具有P型导电性的本体404和具有N型导电性的第二杂质结区432可以构成PN结。即，本体404和第二杂质结区432可以构成块体PN二极管440。本体404可以对应于块体PN二极管440的阳极，而第二杂质结区432可以对应于块体PN二极管440的阴极。
[0051]栅电极420可以设置在沟道区433上并且可以通过绝缘层410(即，栅极绝缘层)而与沟道区433绝缘。栅电极420可以被设置为与有源区403交叉并且延伸至隔离层402上。在某些实施例中，栅电极420可以沿与第一方向交叉的第二方向延伸以具有条形或线形。栅电极420可以包括顺序层叠在绝缘层410上的第一栅电极421和第二栅电极422。即，第一栅电极421的底表面可以与绝缘层410的顶表面接触，以及第二栅电极422的底表面可以与第一栅电极421的顶表面接触。第一栅电极421可以具有N型导电性，而第二栅电极422可以具有P型导电性。在某些实施例中，第一栅电极421可以是掺杂有N型杂质的导电层(例如，N型多晶硅层)，而第二栅电极422可以是掺杂有P型杂质的导电层(例如，P型多晶硅层)。第一栅电极421和第二栅电极422可以构成栅极PN二极管450。具有N型导电性的第一栅电极421可以对应于栅极PN 二极管450的阴极，而具有P型导电性的第二栅电极422可以对应于栅极PN 二极管450的阳极。第一栅电极421可以与有源区403(具体地，沟道区433)重叠，并且也可以与电耦接至位线BL的第二杂质结区432的部分重叠。第二硅化物层442可以设置在第二栅电极422上。第二接触插塞452可以设置在第二硅化物层442上。第二接触插塞452可以耦接至字线WL 0
[0052]图12是图示根据实施例的反熔丝型存储单元阵列500’的等效电路图。参照图12，反熔丝型存储单元阵列500’可以包括沿一个方向(例如，附图中的垂直方向)延伸的多个字线(例如，第一字线WLl至第四字线WL4)以及沿与所述一个方向交叉的另一个方向(例如，附图中的水平方向)延伸的多个位线(即，第一位线BLl至第三位线BL3)。第一字线WLl至第四字线WL4中的每个可以沿列设置，而第一位线BLl至第三位线BL3中的每个可以沿行设置。所述行和所述列可以互换。因此，在某些实施例中的列(或行)在其他实施例中可以被称为行(或列)，不脱离本公开的教导。例如，尽管在某些实施例中字线分别沿行设置，但是在其他实施例中字线可以分别沿列设置。而且，反熔丝型存储单元阵列500’中的字线的数量和位线的数量可以根据实施例而设置为不同。多个反熔丝型存储单元可以分别位于字线WLl?WL4与位线BLl?BL3交点处。排列在同一行中的反恪丝型存储单元可以彼此共享位线BLl?BL3中的一个，以及排列在同一列中的反熔丝型存储单元可以彼此共享字线WLl?WL4中的一个。
[0053]多个反熔丝型存储单元中的每个可以具有与参照图1描述的相同的配置。例如，位于第一字线WLl与第一位线BLl的交点处的反熔丝型存储单元500-11可以包括反熔丝元件510-11和栅极PN 二极管550-11。反熔丝元件510-11可以是具有栅极端子512-11、源极端子514-11、漏极端子516-11和本体端子518-11的MOSFET。本体端子518-11可以通过块体PN二极管540-11而耦接至漏极端子516-11。块体PN 二极管540-11的阳极和阴极可以分别耦接至本体端子518-11和漏极端子516-11。漏极端子516-11可以耦接至第一位线BLl。源极端子514-11可以浮置。栅极端子512-11可以通过栅极PN 二极管550-11而耦接至第一字线WL1。栅极PN 二极管550-11可以具有分别由P型半导体和N型半导体形成的阳极和阴极。栅极PN 二极管550-11的阳极和阴极可以分别耦接至第一字线WLl和栅极端子512-11。
[0054]为了利用第一编程数据来选择性地编程反熔丝型存储单元500-11，可以将正编程电压施加至连接至选中的反熔丝存储单元500-11的第一字线WLl，而连接至选中的反熔丝型存储单元500-11的第一位线BLl可以接地。其余字线WL2?WL4和其余位线BL2和BL3可以浮置。作为选中的反熔丝型存储单元500-11的编程操作的结果，阻性电流路径可以形成在栅极端子512-11与本体端子518-11之间或者形成在栅极端子512-11与漏极端子516-11之间，如参照图5至图8所描述的。因为第二字线WL2至第四字线WL4浮置，所以排列在第一行而与选中的反恪丝型存储单元500-11共享第一位线BLl的未选中的反恪丝型存储单元可以不被编程。因为第二位线BL2和第三位线BL3浮置，所以排列在第一列而与选中的反熔丝型存储单元500-11共享第一字线WLl的未选中的反熔丝型存储单元可以不被编程。因为第二字线WL2至第四字线WL4以及第二位线BL2和第三位线BL2全都浮置，所以位于第二列至第四列与第二行和第三行交点处使得未选中的反熔丝型存储单元与选中的反熔丝型存储单元500-11不共享任意字线或任意位线的未选中的反熔丝型存储单元可以不被编程。
[0055]为了读出储存在选中的反熔丝型存储单元500-11中的数据，可以将正读取电压施加至连接至选中的反熔丝型存储单元500-11的第一字线WLl，而连接至选中的反熔丝型存储单元500-11的第一位线BLl可以接地。其余字线WL2?WL4和其余位线BL2和BL3可以浮置。如果利用第一编程数据来编程选中的反熔丝型存储单元500-11，则阻性电流路径形成在栅极端子512-11与本体端子518-11之间或者形成在栅极端子512-11与漏极端子516-11之间。在上述读取偏压条件下，电流可以通过阻性电流路径而从第一字线WLl流向第一位线BLl。因此，可以通过感测流过第一位线BLl的电流来用第一编程数据编程选中的反熔丝型存储单元500-11。如果利用第二编程数据来编程选中的反熔丝型存储单元500-11，则阻性电流路径不形成在栅极端子512-11与本体端子518-11之间以及栅极端子512-11与漏极端子516-11之间。在上述读取偏压条件下，没有电流从第一字线WLl流向第一位线BLl。由于连接至其他反熔丝型存储单元(即，未选中的反熔丝型存储单元)的第二字线WL2至第四字线WL4浮置(所述其他反熔丝型存储单元沿第一行排列而与选中的反熔丝型存储单元500-11共享第一位线BLl)，因此无寄生电流从第二字线WL2至第四字线WL4流向第一位线BLl。因此，无论未选中的反熔丝型存储单元是否是编程状态，选中的反熔丝型存储单元500-11的读取操作都不会受到与所述选中的反熔丝型存储单元500-11共享第一位线BLl的未选中的反熔丝型存储单元的影响。
[0056]图13是图示由于在传统反熔丝型存储单元阵列600’的读取操作期间产生的潜行电流导致的故障的等效电路图。在传统反熔丝型存储单元阵列600’中，字线WLl?WL4直接连接至电荷储存元件的栅极端子而无栅极PN 二极管介入。参照图13，为了选择性地读出储存在位于第一行与第二列的交点处的反熔丝型存储单元600-12中的数据，将正读取电压+Vread施加至第二字线WL2，而第一位线BLl可以接地。其余字线WLl、WL3和WL4和其余位线BL2和BL3可以浮置。在上述读取偏压条件下，连接至第一位线BLl的感测放大器(未示出)可以感测流过第一位线BLl的电流以识别选中的反熔丝型存储单元600-12的编程数据。如果利用第一编程数据来编程选中的反熔丝型存储单元600-12而在栅极端子612-12与本体端子618-12之间或者在栅极端子612-12与漏极端子616-12之间具有阻性电流路径，则电流可以通过耦接在本体端子618-12与栅极端子612-12之间的块体PN 二极管640-12或者不穿过该块体PN二极管640-12而从第二字线WL2流向第一位线BLl。相反地，如果利用第二编程数据来编程选中的反熔丝型存储单元600-12而在栅极端子612-12与本体端子618-12之间或者在栅极端子612-12与漏极端子616-12之间无阻性电流路径，则没有电流可以从第二字线WL2流向第一位线BL1。
[0057]在下文中，将描述利用第二编程数据来编程的选中的反熔丝型存储单元600-12的读取操作。因此，当执行选中的反熔丝型存储单元600-12的读取操作时，无电流可以流过第一位线BL1。如果在读取操作期间电流流过第一位线BLl，则不能恰当地执行读取操作并且导致选中的反熔丝型存储单元600-12被视为利用非第二编程数据的第一编程数据来编程的故障。例如，当利用第一编程数据来编程未选中的反熔丝型存储单元600-22和600-13(所述非选中反熔丝型存储单元600-22和600-13分别与选中的反熔丝型存储单元600-12共享第二字线WL2和第一位线BLl)以及未选中的反熔丝型存储单元600-23(所述非选中反熔丝型存储单元600-23与未选中的反熔丝型存储单元600-22共享第二位线BL2并且与未选中的反熔丝型存储单元600-13共享第三字线WL3)以具有阻性电流路径时，可以执行选中的反熔丝型存储单元600-12的读取操作。具体地，未选中的反熔丝型存储单元600-23被编程以具有在栅极端子612-23与漏极端子616-23之间形成的阻性电流路径602-23而在第三字线WL3与第二位线BL2之间提供电气短路，如参照图7和图8描述的。在这种情况下，未选中的反熔丝型存储单元600-22(或600-13)的阻性电流路径可以形成在栅极端子612-22(或612-13)与漏极端子616-22(或616-13)之间或者在栅极端子612-22(或612-13)与本体端子618-22(或618-13)之间。然而，作为示例将描述在栅极端子612-22(或612-13)与本体端子618-22(或618-13)之间形成未选中的反熔丝型存储单元600-22(或600-13)的阻性电流路径601-22(或601-13)。
[0058]在上述读取偏压条件下，潜行电流Is可以通过未选中的反熔丝型存储单元600-22的栅极端子612-22、阻性电流路径601-22、本体端子618-22、块体PN 二极管640-22和漏极端子616-22从第二字线WL2流向第二位线BL2，如箭头691所指示的。该潜行电流Is可以通过未选中的反熔丝型存储单元600-23的漏极端子616-23、阻性电流路径602-23和栅极端子612-23连续地从第二位线BL2流向第三字线WL3，如箭头692所指示的。该潜行电流Is可以通过未选中的反熔丝型存储单元600-13的栅极端子612-13、阻性电流路径601-13、本体端子618-13、块体PN二极管640-13和漏极端子616-13连续地从第三字线WL3流向第一位线BLl，如箭头693所指示的。因此，尽管利用第二编程数据来编程选中的反熔丝型存储单元600-12，潜行电流Is可以通过连接至第一位线BLl的感测放大器(未示出)被感测到而导致其中选中的反熔丝型存储单元600-12被视为利用第一编程数据来编程的错误的读取操作。
[0059]图14是图示图12中所示的反熔丝型存储单元阵列500’的读取操作期间潜行电流阻挡机制的等效电路图。参照图14，为了选择性地读出储存在位于第一行与第二列的交点处的反熔丝型存储单元500-12中的数据，可以将正读取电压+Vread施加至第二字线WL2，而第一位线BLl可以接地。其余字线WLl、WL3和WL4和其余位线BL2和BL3可以浮置。在上述读取偏压条件下，连接至第一位线BLl的感测放大器(未示出)可以感测流过第一位线BLl的电流以识别选中的反熔丝型存储单元500-12的编程数据。如果利用第一编程数据来编程选中的反熔丝型存储单元500-12而具有在栅极端子512-12与本体端子518-12之间或者在栅极端子512-12与漏极端子516-12之间的阻性电流路径，则电流可以通过耦接在本体端子518-12与漏极端子516-12之间的块体PN 二极管540-12或者不穿过该块体PN 二极管540-12而从第二字线WL2流向第一位线BL1。相反地，如果利用第二编程数据来编程选中的反熔丝型存储单元500-12而在栅极端子512-12与本体端子518-12之间或者在栅极端子512-12与漏极端子516-12之间无任何阻性电流路径，则没有电流可以从第二字线WL2流向第一位线BL1。
[0060]在本实施例中，在下文中将描述利用第二编程数据来编程的选中的反熔丝型存储单元500-12的读取操作。因此，当执行选中的反熔丝型存储单元500-12的读取操作时，正常地，没有电流会流过第一位线BL1。如果在读取操作期间异常电流流过第一位线BLl，则异常电流可能导致其中选中的反熔丝型存储单元500-12被视为利用非第二编程数据的第一编程数据来编程的故障。例如，当未选中的反熔丝型存储单元500-22和500-13(所述未选中的反熔丝型存储单元500-22和500-13分别与选中的反熔丝型存储单元500-12共享第二字线WL2和第一位线BLl)以及未选中的反熔丝型存储单元500-23(所述未选中的反熔丝型存储单元500-23与未选中的反熔丝型存储单元500-22共享第二位线BL2以及与未选中的反熔丝型存储单元500-13共享第三字线WL3)利用第一编程数据来编程而具有阻性电流路径时，可以执行选中的反熔丝型存储单元500-12的读取操作。具体地，未选中的反熔丝型存储单元500-23被编程为具有形成在栅极端子512-23与漏极端子516-23之间的阻性电流路径502-23以提供其间的电气短路，如参照图7和图8所描述的。在这种情况下，未选中的反熔丝型存储单元500-22(或500-13)的阻性电流路径可以形成在栅极端子512-22(或512-13)与漏极端子516-22(或516-13)之间或者栅极端子512-22(或512-13)与本体端子518-22(或518-13)之间。然而，作为示例将描述未选中的反熔丝型存储单元的500-22(或500-13)的阻性电流路径501-22(或501-13)形成在栅极端子512-22(或512-13)与本体端子518-22(或518-13)之间。
[0061]在上述读取偏压条件下，可以提供通过未选中的反熔丝型存储单元500-22的栅极PN 二极管550-22、栅极端子512-22、阻性电流路径501-22、本体端子518-22、块体PN 二极管540-22以及漏极端子516-22而从第二字线WL2向第二位线BL2的潜行电流Is的路径，如箭头591所指示的。可以额外地提供通过未选中的反熔丝型存储单元500-23的漏极端子516-23、阻性电流路径502-23和栅极端子512-23而从第二位线BL2向第三字线WL3的潜行电流Is的路径，如箭头592所指示的。然而，因为未选中的反熔丝型存储单元500-23的栅极PN 二极管550-23的存在，所以该潜行电流Is的路径不会到达第三字线WL3。因此，无论未选中的反熔丝型存储单元500-13是否是编程单元，潜行电流Is都不会流过第一位线BL1。因此，栅极PN二极管550-23可以抑制潜行电流Is的产生来使选中的反熔丝型存储单元500-12的读取操作能够成功地执行而无任何错误。
[0062]图15是图示根据另一个实施例的反熔丝型存储单元阵列700’的等效电路图。参照图15，反熔丝型存储单元阵列700 ’可以包括沿一个方向(例如，附图中的垂直方向)延伸的多个字线(例如，第一字线WLl至第四字线WL4)以及沿与所述一个方向交叉的另一个方向(例如，附图中的水平方向)延伸的多个位线(例如，第一位线BLl至第三位线BL3)。第一字线WLl至第四字线WL4中的每个可以沿列设置，而第一位线BLl至第三位线BL3中的每个可以沿行设置。所述行和所述列可互换。因此，在某些实施例中的列(或行)在其他实施例中可以被称为行(或列)，不脱离本公开的教导。例如，尽管在某些实施例中字线分别沿行设置，但是在其他实施例中字线可以分别沿列设置。而且，反熔丝型存储单元阵列700’中的字线的数量和位线的数量可以不同。多个反熔丝型存储单元700-11?700-14、700-21?700-24和700-31?700-34可以分别位于字线WLl?WL4与位线BLl?BL3交点处。
[0063]多个反熔丝型存储单元700-11?700-14、700-21?700-24和700-31?700-34中的每个可以具有与参照图1描述的相同的配置。例如，位于第一字线WLl(即，第一列)与第一位线BLl(即，第一行)的交点处的反熔丝型存储单元700-11可以包括反熔丝元件710-11和栅极PN 二极管750-12a。反熔丝元件710-11可以具有栅极端子712-11、漏极端子716-11和本体端子718-11。本体端子718-11可以通过块体PN 二极管740-11而耦接至漏极端子716-11。块体PN 二极管740-11的阳极和阴极可以分别耦接至本体端子718-11和漏极端子716-11。漏极端子716-11可以耦接至第一位线BL1。栅极PN 二极管750-12a可以耦接在栅极端子712-11和第一节点all之间。第一节点all可以是从第一字线WLl分出的节点。栅极PN二极管750-12a可以具有耦接至第一节点all的阳极以及耦接至栅极端子712-11的阴极。与反熔丝型存储单元700-11共享第一位线BLl的反熔丝型存储单元700-12、700-13和700-14中的每个可以具有与反熔丝型存储单元700-11相同的配置。
[0064]位于第一字线WLl(即，第一列)与第二位线BL2(即，第二行)的交点处的反熔丝型存储单元700-21可以包括反熔丝元件710-21和栅极PN 二极管750-12b和750-23a。反熔丝元件710-21可以具有栅极端子712-21、漏极端子716-21和本体端子718-21。本体端子718-21可以通过块体PN 二极管740-21而耦接至漏极端子716-21。块体PN 二极管740-21的阳极和阴极可以分别耦接至本体端子718-21和漏极端子716-21。漏极端子716-21可以耦接至第二位线BL2。栅极PN 二极管750-12b可以耦接在栅极端子712-21和第一节点all之间，且栅极PN 二极管750-23a可以耦接在栅极端子712-21和第二节点a21之间。类似于第一节点all，第二节点a21可以是从第一字线WLl分出的节点。栅极PN二极管750-12b可以具有耦接至第一节点all的阳极以及耦接至栅极端子712-21的阴极。栅极PN 二极管750-23a可以具有耦接至第二节点a21的阳极以及耦接至栅极端子712-21的阴极。与反熔丝型存储单元700-21共享第二位线BL2的反熔丝型存储单元700-22、700-23和700-24中的每个可以具有与反熔丝型存储单元700-21相同的配置。
[0065]位于第一字线WLl(即，第一列)与第三位线BL3(即，第三行)的交点处的反熔丝型存储单元700-31可以包括反熔丝元件710-31和栅极PN 二极管750-23b。反熔丝元件710-31可以具有栅极端子712-31、漏极端子716-31和本体端子718-31。本体端子718-31可以通过块体PN 二极管740-31而耦接至漏极端子716-31 ο块体PN 二极管740-31的阳极和阴极可以分别耦接至本体端子718-31和漏极端子716-31。漏极端子716-31可以耦接至第三位线BL3。栅极PN二极管750-23b可以耦接在栅极端子712-31和第二节点a21之间。栅极PN二极管750-23b可以具有耦接至第二节点a21的阳极以及耦接至栅极端子712-31的阴极。与反熔丝型存储单元700-31共享第三位线BL3的反熔丝型存储单元700-32、700-33和700-34中的每个可以具有与反熔丝型存储单元700-31相同的配置。
[0066]为了利用第一编程数据来选择性地编程反熔丝型存储单元700-11，可以将正编程电压施加至连接至选中的反熔丝型存储单元700-11的第一字线WLl，而连接至选中的反熔丝型存储单元700-11的第一位线BLl可以接地。其余字线WL2?WL4和其余位线BL2和BL3可以浮置。作为反熔丝型存储单元700-11的编程操作的结果，阻性电流路径可以形成在栅极端子712-11与本体端子718-11之间或者形成在栅极端子712-11与漏极端子716-11之间，如参照图5至图8所描述的。因为第二字线WL2至第四字线WL4浮置，所以排列在第一行而与选中的反熔丝型存储单元700-11共享第一位线BLl的未选中的反熔丝型存储单元700-12、700-13和700-14可以不被编程。因为第二位线BL2和第三位线BL3浮置，所以排列在第一列而与选中的反恪丝型存储单元700-11共享第一字线WLl的未选中的反恪丝型存储单元700-21和700-31可以不被编程。因为第二字线WL2至第四字线WL4以及第二位线BL2和第三位线BL2全都浮置，所以位于第二列至第四列与第二行和第三行交点处而与选中的反熔丝型存储单元700-11不共享任意字线或任意位线的未选中的反恪丝型存储单元700-22至700-24和700-32至700-34可以不被编程。
[0067]为了读出储存在选中的反熔丝型存储单元700-11中的数据，可以将正读取电压施加至连接至选中的反熔丝型存储单元700-11的第一字线WLl，而连接至选中的反熔丝型存储单元700-11的第一位线BLl可以接地。其余字线WL2?WL4和其余位线BL2和BL3可以浮置。如果利用第一编程数据来编程选中的反熔丝型存储单元700-11，则阻性电流路径形成在栅极端子712-11与本体端子718-11之间或者形成在栅极端子712-11与漏极端子716-11之间。在上述读取偏压条件下，电流可以通过阻性电流路径而从第一字线WLl流向第一位线BLl。因此，可以通过感测流过第一位线BLl的电流来用第一编程数据编程选中的反熔丝型存储单元700-11。如果利用第二编程数据来编程选中的反熔丝型存储单元700-11，则阻性电流路径不形成在栅极端子712-11与本体端子718-11之间以及不形成在栅极端子712-11与漏极端子716-11之间。在上述读取偏压条件下，没有电流从第一字线WLl流向第一位线BL1。由于连接至其他反熔丝型存储单元700-12、700-13和700-14(8卩，未选中的反熔丝型存储单元)的第二字线WL2至第四字线WL4浮置(所述其他反熔丝型存储单元700-12、700-13和700-14沿第一行排列而与选中的反熔丝型存储单元700-11共享第一位线BLl)，因此无寄生电流可以从第二字线WL2至第四字线WL4流向第一位线BL1。因此，无论未选中的反熔丝型存储单元700-12、700-13和700-14是否具有编程状态，选中的反熔丝型存储单元700-11的读取操作都不会受到与所述选中的反熔丝型存储单元700-11共享第一位线BLl的未选中的反熔丝型存储单元700-12、700-13和700-14的影响。
[0068]图16是图示在图15中所示的反熔丝型存储单元阵列700’的读取操作期间潜行电流阻挡机制的等效电路图。参照图16，为了选择性地读出储存在位于第一行与第二列的交点处的反熔丝型存储单元700-12中的数据，可以将正读取电压+Vread施加至第二字线WL2，而第一位线BLl可以接地。其余字线WL1、WL3和WL4和其余位线BL2和BL3可以浮置。在上述读取偏压条件下，连接至第一位线BLl的感测放大器(未示出)可以感测流过第一位线BLl的电流以识别选中的反熔丝型存储单元700-12的编程数据。如果利用第一编程数据来编程选中的反熔丝型存储单元700-12而具有在栅极端子712-12与本体端子718-12之间或者在栅极端子712-12与漏极端子716-12之间的阻性电流路径，则电流可以通过耦接在本体端子718-12与漏极端子716-12之间的块体PN 二极管740-12或者不穿过该块体PN 二极管740-12而从第二字线WL2流向第一位线BL1。相反地，如果利用第二编程数据来编程选中的反熔丝型存储单元700-12而在栅极端子712-12与本体端子718-12之间或者在栅极端子712-12与漏极端子716-12之间无任何阻性电流路径，则没有电流可以从第二字线WL2流向第一位线BL1。
[0069]在本实施例中，在下文中将描述利用第二编程数据来编程的选中的反熔丝型存储单元700-12的读取操作。因此，当执行选中的反熔丝型存储单元700-12的读取操作时，正常地，没有电流会流过第一位线BL1。如果在读取操作期间异常电流流过第一位线BLl，则异常电流可能导致其中选中的反熔丝型存储单元700-12被视为利用非第二编程数据的第一编程数据来编程的故障。例如，当未选中的反熔丝型存储单元700-22和700-13(所述未选中的反熔丝型存储单元700-22和700-13分别与选中的反熔丝型存储单元700-12共享第二字线WL2和第一位线BLl)以及未选中的反熔丝型存储单元700-23(所述未选中的反熔丝型存储单元700-23与未选中的反熔丝型存储单元700-22共享第二位线BL2以及与未选中的反熔丝型存储单元700-13共享第三字线WL3)利用第一编程数据来编程而具有阻性电流路径时，可以执行选中的反熔丝型存储单元700-12的读取操作。具体地，未选中的反熔丝型存储单元700-23被编程为具有形成在栅极端子712-23与漏极端子716-23之间的阻性电流路径702-23以提供其间的电气短路，如参照图7和图8所描述的。在这种情况下，未选中的反熔丝型存储单元700-22(或700-13)的阻性电流路径可以形成在栅极端子712-22(或712-13)与漏极端子716-22(或716-13)之间或者栅极端子712-22(或712-13)与本体端子718-22(或718-13)之间。然而，作为示例将描述未选中的反熔丝型存储单元的700-22(或700-13)的阻性电流路径701-22(或701-13)形成在栅极端子712-22(或712-13)与本体端子718-22(或718-13)之间。
[0070]在上述读取偏压条件下，可以提供通过未选中的反熔丝型存储单元700-22的栅极PN 二极管750-12d和750-23c、栅极端子712-22、阻性电流路径701-22、本体端子718-22、块体PN 二极管740-22以及漏极端子716-22而从第二字线WL2向第二位线BL2的潜行电流Is的路径，如箭头791所指示的。可以额外地提供通过未选中的反熔丝型存储单元700-23的漏极端子716-23、阻性电流路径702-23和栅极端子712-23而从第二位线BL2向第三字线WL3的潜行电流Is的路径，如箭头792所指示的。然而，因为未选中的反熔丝型存储单元700-23的栅极PN 二极管750-12f和750-23e的存在，所以该潜行电流Is的路径不会到达第三字线WL3。因此，无论未选中的反熔丝型存储单元700-13是否是编程单元，潜行电流Is都不会流过第一位线BL1。因此，栅极PN 二极管750-12f和750-23e可以抑制潜行电流Is的产生来使选中的反恪丝型存储单元700-12的读取操作能够成功地执行而无任何错误。
[0071]图17是用于实现图15中所示的反熔丝型存储单元阵列700’的布局图。参照图17，反熔丝型存储单元布局800可以包括多个有源区，例如，沿第一方向延伸的第一有源区803-1、第二有源区803-2和第三有源区803-3。第一有源区803-1、第二有源区803-2和第三有源区803-3可以沿与第一方向交叉的第二方向排列为彼此间隔开。第一有源区803-1、第二有源区803-2和第三有源区803-3可以分别沿反熔丝型存储单元布局800的第一行至第三行布置。多个栅极线(例如，第一栅极线820-1、第二栅极线820-2、第三栅极线820-3和第四栅极线820-4)可以布置为沿第二方向延伸。第一栅极线820-1、第二栅极线820-2、第三栅极线820-3和第四栅极线820-4可以沿第一方向排列为彼此间隔开。因此，第一栅极线820-1、第二栅极线820-2、第三栅极线820-3和第四栅极线820-4可以与第一有源区803-1、第二有源区803-2和第三有源区803-3交叉以提供多个反熔丝型存储单元所处的交点。第一栅极线820-1、第二栅极线820-2、第三栅极线820-3和第四栅极线820-4可以分别沿反熔丝型存储单元布局800的第一行至第四行设置。
[0072]当“N”是奇数时，N型杂质结区可以设置在设置在第N列的栅极线与设置在第(N+1)列的栅极线之间的有源区中。即，N型杂质结区831-11、831-21和831-31可以分别设置在设置在第一列中的第一栅极线820-1与设置在第二列中的第二栅极线820-2之间的有源区803-1、803-2和803-3中，以及~型杂质结区831-13、831-23和831-33可以分别设置在设置在第三列的第三栅极线820-3与设置在第四列的第四栅极线820-4之间的有源区803-1、803-2和803-3中。位线接触841-11和841-13可以分别设置在第一有源区803-1的N型杂质结区831-11和831-13上，以及位线接触841-11和841-13可以连接至第一位线BLl。位线接触841-21和841-23可以分别设置在第二有源区803-2中的N型杂质结区831-21和831-23上，以及位线接触841-21和841-23可以连接至第二位线BL2。类似地，位线接触841-31和841-33可以分别设置在第三有源区803-3中的N型杂质结区831-31和831-33上，以及位线接触841-31和841-33可以连接至第三位线BL3。
[0073]设置在第一列中的第一栅极线820-1可以包括沿列方向交替排列的具有N型导电性的第一栅极820-la和具有P型导电性的第二栅极820-lb。设置在第二列中的第二栅极线820-2可以包括沿列方向交替排列的具有N型导电性的第一栅极820-2a和具有P型导电性的第二栅极820-2b。设置在第三列中的第三栅极线820-3可以包括沿列方向交替排列的具有N型导电性的第一栅极820-3a和具有P型导电性的第二栅极820-3b。设置在第四列中的第四栅极线820-4可以包括沿列方向交替排列的具有N型导电性的第一栅极820-4a和具有P型导电性的第二栅极820-4b。在某些实施例中，第一栅极820-la、820-2a、820-3a和820-4a中的每个可以包括掺杂有N型杂质的多晶硅层，以及第二栅极820-lb、820-2b、820-3b和820-4b中的每个可以包括掺杂有P型杂质的多晶硅层。
[0074]沿第一行排列的第一栅极820-la、820-2a、820_3a和820_4a可以与第一有源区803-1重叠。沿第二行排列的第一栅极820-la、820-2a、820-3a和820-4a可以与第二有源区803-2重叠。沿第三行排列的第一栅极820-la、820-2a、820-3a和820-4a可以与第三有源区803-3 重叠。第二栅极820-lb、820-2b、820-3b 和 820-4b 都不与有源区 803-1、803-2 和 803-3重叠。
[0075]设置在第一列中的第一栅极线820-1的第二栅极820-lb中的每个可以具有向第二栅极线820-2(沿第二列设置)延伸的延伸部820-lb’，以及字线接触851可以设置在该延伸部820-lb’上。设置在延伸部820-lb’上的字线接触851可以连接至第一字线WLl。设置在第二列中的第二栅极线820-2的第二栅极820-2b中的每个可以具有向第一栅极线820-1(沿第一列设置)延伸的延伸部820-2b’，以及字线接触852可以设置在该延伸部820-2b’上。设置在延伸部820-2b’上的字线接触852可以连接至第二字线WL2。设置在第三列中的第三栅极线820-3的第二栅极820-3b中的每个可以具有向第四栅极线820-4(沿第四列设置)延伸的延伸部820-3b’，以及字线接触853可以设置在该延伸部820-3b’上。设置在延伸部820-3b’上的字线接触853可以连接至第三字线WL3。设置在第四列中的第四栅极线820-4的第二栅极820-4b中的每个可以具有向第三栅极线820-3 (沿第三列设置)延伸的延伸部820_4b，，以及字线接触854可以设置在该延伸部820-4b’上。设置在延伸部820-4b’上的字线接触854可以连接至第四字线WL4。
[0076]图18、图19、图20和图21是图示制造图17中所示的反熔丝型存储单元布局800的方法的布局图。参照图18，可以在衬底(未示出)中形成多个有源区(例如，第一有源区803-1、第二有源区803-2和第三有源区803-3)。可以通过在衬底中形成沟槽隔离层来定义第一有源区803-1、第二有源区803-2和第三有源区803-3。第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’可以形成为与第一有源区803-1、第二有源区803-2和第三有源区803-3交叉。第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’中的每个可以与第一有源区803-
1、第二有源区803-2和第三有源区803-3部分地重叠。虽然在图18中未示出，但是绝缘层可以设置在第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’与第一有源区803-1、第二有源区803-2和第三有源区803-3之间。第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’中的每个可以形成为具有位于有源区803-1、803-2和803-3之间的延伸部。
[0077]参照图19，可以在包括第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’的衬底上形成具有第一开口910的第一掩模(未示出)，使得第一开口 910暴露第一有源区803-1、第二有源区803-2和第三有源区803-3并且暴露第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’的与第一有源区803-1、第二有源区803-2和第三有源区803-3重叠的部分。随后，可以将N型杂质离子注入至由第一开口 910暴露的第一有源区803-1、第二有源区803-2和第三有源区803-3以及第一半导体图案820-1 ’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’中。结果，N型杂质结区可以形成在第一半导体图案820-1’和第二半导体图案820-2’之间的第一有源区803-1、第二有源区803-2和第三有源区803-3’中以及形成在第三半导体图案820-3 ’和第四半导体图案820-4’之间的第一有源区803-1、第二有源区803-2和第三有源区803-3中。例如，N型杂质结区831-11和831-13可以分别形成在第一半导体图案820-1’和第二半导体图案820-2’之间的第一有源区803-1中以及形成在第三半导体图案820-3’和第四半导体图案820-4’之间的第一有源区803-1中，以及N型杂质结区831-21和831-23可以分别形成在第一半导体图案820-1’和第二半导体图案820-2’之间的第二有源区803-2中以及形成在第三半导体图案820-3’和第四半导体图案820-4’之间的第二有源区803-2中。此外，N型杂质结区831-31和831-33可以分别形成在第一半导体图案820-1’和第二半导体图案820-2’之间的第三有源区803-3中以及形成在第三半导体图案820-3’和第四半导体图案820-4’之间的第二有源区803-3中。另外，第一半导体图案820-1’的与有源区803-1、803-2和803-3重叠的部分可以掺杂有N型杂质离子以形成第一栅极820-la，以及第二半导体图案820-2’的与有源区803-1、803-2和803-3重叠的部分可以掺杂有N型杂质离子以形成第一栅极820-2a。类似地，第三半导体图案820-3’的与有源区803-1、803-2和803-3重叠的部分可以掺杂有N型杂质离子以形成第一栅极820-3a，以及第四半导体图案820-4’的与有源区803-1、803-2和803-3重叠的部分可以掺杂有N型杂质离子以形成第一栅极820-4a。
[0078]可以在包括第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’的衬底上形成具有第二开口920的第二掩模(未示出)，使得第二开口920暴露第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’的介于第一有源区803-1、第二有源区803-2和第三有源区803-3之间的部分。随后，可以将P型杂质离子注入至由第二开口 920暴露的第一半导体图案820-1’、第二半导体图案820-2’、第三半导体图案820-3’和第四半导体图案820-4’中。结果，第一半导体图案820-1’的介于第一栅极820-la之间的部分可以掺杂有P型杂质离子以形成第二栅极820-lb，以及第二半导体图案820-2’的介于第一栅极820-2a之间的部分可以掺杂有P型杂质离子以形成第二栅极820-2b。类似地，第三半导体图案820-3’的介于第一栅极820-3a之间的部分可以掺杂有P型杂质离子以形成第二栅极820-3b，以及第四半导体图案820-4’的介于第一栅极820-4a之间的部分可以掺杂有P型杂质离子以形成第二栅极820-4b。
[0079]沿第一列交替排列的第一栅极820-la和第二栅极820-lb可以组成第一栅极线820-1，以及沿第二列交替排列的第一栅极820-2a和第二栅极820-2b可以组成第二栅极线820-2。类似地，沿第三列交替排列的第一栅极820-3a和第二栅极820-3b可以组成第三栅极线820-3，以及沿第四列交替排列的第一栅极820-4a和第二栅极820-4b可以组成第四栅极线820-4。
[0080]参照图20，可以使用具有第三开口 830(暴露第二栅极820-lb、820-2b、820-3b和820-4b 的部分和 N 型杂质结区 831-11、831-13、831-21、831-23、831-31和831-33的部分)的第三掩模来执行自对准硅化物(SALICIDE)工艺。结果，硅化物层(未示出)可以形成在第二栅极820-lb、820-2b、820-3b 和820-4b 和 N 型杂质结区
和 831-33 的每个的部分上。
[0081 ] 参照图21，可以分别在形成在N型杂质结区831-11、831-13、831-21、831-23、831_31 和 831-33 上的硅化层上形成位线接触 841-11、841-13、841-21、841-23、841-31 和 841-33。也可以分别在形成在第二栅极820-lb、820-2b、820-3b和820-4b上的硅化物层上形成字线接触851、852、853和854。可以使用互连工艺来形成第一位线BLl、第二位线BL2和第三位线BL3，使得第一行中的位线接触841-11和841-13、第二行中的位线接触841-21和841-23以及第三行中的位线接触841-31和841-33分别电连接至第一位线BLl、第二位线BL2和第三位线BL3。另外，可以形成第一字线WL1、第二字线WL2、第三字线WL3和第四字线WL4，使得第一栅极线820-1上的字线接触851、第二栅极线820-2上的字线接触852、第三栅极线820-3上的字线接触853以及第四栅极线820-4上的字线接触854分别电连接至第一字线WLl、第二字线WL2、第三字线WL3和第四字线WL4。
[0082]根据以上描述的实施例，尽管在编程操作期间在栅极端子与本体之间或者在栅极端子与漏极端子之间发生反熔丝元件的栅极绝缘层的断裂，耦接在栅极端子与字线之间的栅极PN 二极管也可以阻挡潜行电流以防止错误的读取操作。
[0083]以上已经出于说明的目的公开了本公开的实施例。本领域技术人员将理解的是，在不脱离如所附权利要求的本公开的范围和精神的情况下，各种变型、添加和删减是可能的。
【主权项】
1.一种反恪丝存储单元，包括: 反恪丝元件，包括: 栅极端子，耦接至字线； 漏极端子，耦接至位线； 本体端子；以及 栅极PN 二极管，耦接在字线与栅极端子之间。2.如权利要求1所述的反熔丝存储单元，其中，反熔丝元件位于字线与位线的交点处。3.如权利要求1所述的反熔丝存储单元，还包括: 块体PN 二极管，耦接在本体端子与漏极端子之间。4.如权利要求3所述的反熔丝存储单元，其中，块体PN二极管的阳极和阴极分别耦接至本体端子与漏极端子。5.如权利要求1所述的反恪丝存储单元，其中，反恪丝元件还包括: 源极端子，所述源极端子电浮置。6.如权利要求1所述的反恪丝存储单元，其中，反恪丝元件包括金属氧化物半导体场效应晶体管MOSFET。7.如权利要求6所述的反熔丝存储单元，其中，MOSFET是N沟道M0SFET。8.如权利要求1所述的反熔丝存储单元，其中，栅极PN二极管的阳极和阴极分别耦接至字线和栅极端子。9.一种反恪丝存储单元，包括: 有源区，沿第一方向延伸、并且具有第一导电类型的沟道区和沿第一方向与所述沟道区接触的第二导电类型的杂质结区； 栅电极，沿第二方向延伸以与有源区交叉、并且具有第二导电类型的第一栅电极和第一导电类型的第二栅电极，所述第一栅电极与所述有源区的沟道区重叠，所述第二栅电极沿第二方向与所述第一栅电极接触而不与所述有源区重叠；以及绝缘层，在有源区与栅电极之间。10.如权利要求9所述的反熔丝存储单元，还包括: 第一硅化物层，在第二栅电极的部分上； 第一接触插塞，在第一硅化物层上并且耦接至字线； 第二硅化物层，在杂质结区的部分上；以及 第二接触插塞，在第二硅化物层上并且耦接至位线。11.如权利要求9所述的反熔丝存储单元，其中，第一导电类型是P型，而第二导电类型是N型。12.如权利要求9所述的反熔丝存储单元，其中，杂质结区的边缘与第一栅电极的边缘重叠。13.如权利要求9所述的反熔丝存储单元，还包括: 第一导电类型的本体，具有定义在其上区域中的沟道区， 其中，绝缘层在本体上，而杂质结区在本体的上区域中。14.一种反恪丝存储单元，包括:有源区，沿第一方向延伸、并且具有第一导电类型的沟道区和沿第一方向与所述沟道区接触的第二导电类型的杂质结区； 栅电极，沿第二方向延伸以与有源区交叉、并且具有第二导电类型的第一栅电极和第一导电类型的第二栅电极，所述第一栅电极与所述有源区的沟道区重叠，所述第二栅电极层叠在所述第一栅电极上并且与所述第一栅电极接触；以及绝缘层，在有源区与栅电极之间。15.如权利要求14的反熔丝存储单元，还包括: 第一硅化物层，在第二栅电极上； 第一接触插塞，在第一硅化物层上并且耦接至字线； 第二硅化物层，在杂质结区的部分上；以及 第二接触插塞，在第二硅化物层上并且耦接至位线。16.如权利要求14所述的反熔丝存储单元，还包括: 第一导电类型的本体，具有定义在其上区域中的沟道区， 其中，绝缘层在本体上，而杂质结区在本体的上区域中。17.一种反熔丝存储单元阵列，包括: 交叉的多个字线和多个位线；以及 在所述多个字线与所述多个位线的交点处的多个反熔丝存储单元，其中，所述多个反恪丝存储单元中的每个反恪丝存储单元包括: 反熔丝元件，具有:耦接至字线中的一个字线的栅极端子、耦接至位线中的一个位线的漏极端子、和本体端子；以及 栅极PN 二极管，耦接在字线与栅极端子之间。18.如权利要求17所述的反熔丝存储单元阵列， 其中，所述多个字线分别在多个列中； 其中，所述多个位线分别在多个行中； 其中，排列在同一行中的反熔丝存储单元共享所述多个位线中的一个位线；以及 其中，排列在同一列中的反熔丝存储单元共享所述多个字线中的一个字线。
【文档编号】G11C16/10GK106057810SQ201610005318
【公开日】2016年10月26日
【申请日】2016年1月4日 公开号201610005318.8, CN 106057810 A, CN 106057810A, CN 201610005318, CN-A-106057810, CN106057810 A, CN106057810A, CN201610005318, CN201610005318.8
【发明人】朴圣根
【申请人】爱思开海力士有限公司