基板和包括其的半导体封装及包括半导体封装的电子系统的利记博彩app
【专利摘要】基板和包括其的半导体封装及包括半导体封装的电子系统。一种基板可包括：主体，其具有彼此相反的第一表面和第二表面；至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指；上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指之外的所述至少一个第一布线图案的整体表面；第二布线图案，其设置在所述主体的所述第二表面上。所述基板可包括：下绝缘图案，其设置在所述主体的所述第二表面上，覆盖所述第二布线图案；第一穿通电极，其从所述第一表面到所述第二表面穿透所述主体，并且将所述至少一个第一布线图案联接到所述第二布线图案。所述主体可包括第一膜并且所述上绝缘图案和所述下绝缘图案可包括第二膜。
【专利说明】基板和包括其的半导体封装及包括半导体封装的电子系统
[0001]相关申请的交叉引用
[0002]本申请要求2015年4月13日在韩国知识产权局提交的韩国申请N0.10-2015-0052035的优先权，该申请的全部内容以引用方式并入本文。
技术领域
[0003]本公开的各种实施方式总体上涉及封装技术，更特别地，涉及基板、包括基板的半导体封装、包括半导体封装的电子系统和包括半导体封装的存储卡。
【背景技术】
[0004]电子系统所需的电子器件包括各种有源和无源电路元件。集成在半导体基板上的这些电路元件被称为半导体芯片或晶粒。电子器件可被设置为包括半导体芯片或晶粒的半导体封装，半导体芯片或晶粒被安装在具有电路布线的诸如PCB (印刷电路板)的封装基板上。注意的是，随着诸如计算机和智能电话的电子产品的大小和厚度持续减小，电子产品中采用的半导体封装按比例减小。然而，如果半导体封装按比例减小，则半导体封装会更容易产生卷曲。半导体封装的卷曲现象可降低电子产品的可靠性。因此，需要在实现薄半导体封装时来控制半导体封装的卷曲现象。
【发明内容】
[0005]根据实施方式，可提供一种基板。该基板可包括:主体，其具有彼此相反的第一表面和第二表面；至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指(bonding finger)。所述基板可把偶偶:上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指之外的所述至少一个第一布线图案的整体表面。所述基板可包括:第二布线图案，其设置在所述主体的所述第二表面上；下绝缘图案，其设置在所述主体的所述第二表面上，覆盖所述第二布线图案。所述基板可包括第一穿通电极，其从所述第一表面到所述第二表面穿透所述主体，并且将所述至少一个第一布线图案联接到所述第二布线图案。所述主体可包括第一膜(即，但不限于，包括聚酰亚胺(PI)膜的第一膜)。所述上绝缘图案和所述下绝缘图案可包括第二膜(即，但不限于，包括预浸料(PPG)的第二膜)。
[0006]在各种实施方式中，所述第一膜的热膨胀系数可不同于所述第二膜的热膨胀系数。
[0007]在各种实施方式中，所述第一膜可包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0008]在各种实施方式中，所述至少一个第一布线图案和所述结合指可包括铜(Cu)。
[0009]在各种实施方式中，所述至少一个第一布线图案可包括一对第一布线图案；其中，所述一对第一布线图案中的一个具有第一结合指并且所述一对第一布线图案中的另一个具有第二结合指，其中，所述第一结合指和所述第二结合指被设置成在水平方向上彼此分隔开预定距离。
[0010]在各种实施方式中，所述基板还可包括:第二穿通电极，其穿透所述上绝缘图案，接触所述第一布线图案；第一导电层图案，其设置在所述上绝缘图案上，接触所述第二穿通电极；第三穿通电极，其穿透所述下绝缘图案，接触所述第二布线图案；球着陆焊盘(ballland pad)，其设置在所述下绝缘图案的与所述主体相反的表面上，接触所述第三穿通电极。
[0011]在各种实施方式中，所述第一导电层图案可充当电力或地(PWR/GND)线。
[0012]在各种实施方式中，所述上绝缘图案和所述下绝缘图案可具有基本上相同的厚度。
[0013]根据实施方式，可提供一种半导体封装.该半导体封装可包括:主体，其具有彼此相反的第一表面和第二表面；至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指。半导体封装可包括上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指之外的所述至少一个第一布线图案的整体表面，其中，所述上绝缘图案包括第二膜。所述至少一个第一布线图案的被暴露部分可充当结合指。下绝缘图案可设置在所述主体的所述第二表面上。半导体芯片可设置在所述主体的所述第一表面上方。金属柱可设置在所述半导体芯片和所述结合指之间。模制构件可被设置成覆盖所述半导体芯片。所述主体可包括第一膜。所述上绝缘图案和所述下绝缘图案可包括第二膜。
[0014]在各种实施方式中，所述第一膜的热膨胀系数可不同于所述第二膜的热膨胀系数。
[0015]在各种实施方式中，所述第一膜可包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0016]在各种实施方式中，所述半导体封装还包括:第二布线图案，其设置在所述主体的所述第二表面上并且被所述下绝缘图案覆盖；第一穿通电极，其从所述第一表面到所述第二表面穿透所述主体，并且将所述至少一个第一布线图案联接到所述第二布线图案；第二穿通电极，其设置在所述上绝缘图案中，接触所述至少一个第一布线图案；第一导电层图案，其设置在所述上绝缘图案上，接触所述第二穿通电极的端部；第三穿通电极，其设置在所述下绝缘图案中，接触所述第二布线图案；球着陆焊盘，其设置在所述下绝缘图案的与所述主体相反的表面上，接触所述第三穿通电极。
[0017]在各种实施方式中，所述至少一个第一布线图案可包括一对第一布线图案；其中，所述一对第一布线图案中的一个具有第一结合指并且所述一对第一布线图案中的另一个具有第二结合指；其中，所述第一结合指和所述第二结合指被设置成在水平方向上彼此分隔开预定距离。
[0018]在各种实施方式中，所述金属柱可设置成垂直柱形状，其中，所述金属柱的一端结合到所述半导体芯片，另一端结合到所述结合指。
[0019]在各种实施方式中，所述第一导电层图案可包括电力或地(PWR/GND)线。
[0020]在各种实施方式中，所述上绝缘图案和所述下绝缘图案可具有基本上相同的厚度。
[0021]根据实施方式，可提供一种半导体封装。该半导体封装可包括:主体，其具有彼此相反的第一表面和第二表面；至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指；上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指之外的所述至少一个第一布线图案的整体表面，其中，所述上绝缘图案包括第二膜。至少一个第二布线图案可设置在所述主体的所述第二表面上。下绝缘图案可设置在所述主体的所述第二表面上，覆盖所述至少一个第二布线图案的一部分并且暴露所述至少一个第二布线图案的其它部分。所述至少一个第二布线图案的被暴露部分可充当第二结合指。第一半导体芯片可设置在所述主体的所述第一表面上。第一金属柱可将所述第一半导体芯片电联接到所述第一结合指。第二半导体芯片可设置在所述主体的所述第二表面上。第二金属柱可将所述第二半导体芯片联接到所述第二结合指。模制构件可被设置成覆盖所述第一半导体芯片和所述第二半导体芯片中的一个。所述主体可包括第一膜。所述上绝缘图案和所述下绝缘图案可包括第二膜。
[0022]在各种实施方式中，所述第一膜的热膨胀系数可不同于所述第二膜的热膨胀系数。
[0023]在各种实施方式中，所述第一膜包括聚酰亚胺(PI)膜并且所述第二膜可包括预浸料(PPG)。
[0024]在各种实施方式中，所述至少一个第一布线图案可包括一对第一布线图案；其中，所述一对第一布线图案中的一个具有第一图案并且所述一对第一布线图案中的另一个具有第二图案；其中，所述第一图案和所述第二图案被设置成在水平方向上彼此分隔开预定距离。
[0025]在各种实施方式中，所述至少一个第二布线图案可包括一对第二布线图案；其中，所述一对第二布线图案中的一个具有第三图案并且所述一对第二布线图案中的另一个具有第四图案，其中，所述第三图案和所述第四图案被设置成在水平方向上彼此分隔开预定距离。
[0026]在各种实施方式中，所述第一金属柱可被设置成垂直柱形状，其中，所述第一金属柱的一端结合到所述第一半导体芯片并且另一端结合到所述结合指。
[0027]在各种实施方式中，所述第一半导体芯片和所述第二半导体芯片可被结合到所述主体的两面上，彼此面对。
[0028]在各种实施方式中，所述第一结合指可包括在水平方向上彼此分隔开预定距离的第一图案和第二图案；其中，所述第二结合指包括在水平方向上彼此分隔开预定距离的第三图案和第四图案，其中，所述主体还包括通风孔，所述通风孔在所述第一图案和所述第二图案之间，从所述主体的所述第一表面穿透到所述主体的所述第二表面。
[0029]在各种实施方式中，所述上绝缘图案和所述下绝缘图案可具有基本上相同的厚度。
[0030]根据实施方式，可提供一种电子系统，该电子系统包括半导体封装。该半导体封装可包括:主体，其具有彼此相反的第一表面和第二表面；至少一个第一布线图案，其设置在所述主体的所述第一表面上。所述半导体封装可包括:上绝缘图案，其设置在所述主体的所述第一表面上，覆盖所述至少一个第一布线图案的一个部分并且暴露所述至少一个第一布线图案的其它部分。所述至少一个第一布线图案的被暴露部分可充当结合指。下绝缘图案可设置在所述主体的所述第二表面上。半导体芯片可设置在所述主体的所述第一表面上方。金属柱可设置在所述半导体芯片和所述结合指之间。模制构件可被设置成覆盖所述半导体芯片。所述主体可包括第一膜。所述上绝缘图案和所述下绝缘图案可包括第二膜。
[0031]在各种实施方式中，所述第一膜的热膨胀系数可不同于所述第二膜的热膨胀系数。
[0032]在各种实施方式中，所述第一膜可包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0033]根据实施方式，可提供一种电子系统，该电子系统包括半导体封装。该半导体封装可包括:主体，其具有彼此相反的第一表面和第二表面；至少一个第一布线图案，其设置在所述主体的所述第一表面上。所述半导体封装可包括:上绝缘图案，其设置在所述主体的所述第一表面上，覆盖所述至少一个第一布线图案的一个部分并且暴露所述至少一个第一布线图案的其它部分。所述至少一个第一布线图案的被暴露部分可充当第一结合指。至少一个第二布线图案可设置在所述主体的第二表面上。下绝缘图案可设置在所述主体的所述第二表面上，覆盖所述至少一个第二布线图案的一部分并且暴露至少一个第二布线图案的其它部分。所述至少一个第二布线图案的被暴露部分可充当第二结合指。第一半导体芯片可设置在所述主体的所述第一表面上。第一金属柱可将所述第一半导体芯片联接到所述第一结合指。第二半导体芯片可设置在所述主体的所述第二表面上。第二金属柱可将所述第二半导体芯片电联接到所述第二结合指。模制构件可被设置成覆盖所述第一半导体芯片和所述第二半导体芯片中的一个。所述主体可包括第一膜。所述上绝缘图案和所述下绝缘图案可包括第二膜。
[0034]在各种实施方式中，所述第一膜的热膨胀系数可不同于所述第二膜的热膨胀系数。
[0035]在各种实施方式中，所述第一膜可包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0036]根据实施方式，可提供一种包括半导体封装的存储卡。该半导体封装可包括:主体，其具有彼此相反的第一表面和第二表面；至少一个第一布线图案，其设置在所述主体的所述第一表面上。所述半导体封装可包括:上绝缘图案，其设置在所述主体的所述第一表面上，覆盖所述至少一个第一布线图案的一个部分并且暴露所述至少一个第一布线图案的其它部分。所述至少一个第一布线图案的被暴露部分可充当结合指。下绝缘图案可设置在所述主体的所述第二表面上。半导体芯片可设置在所述主体的所述第一表面上方。金属柱可设置在所述半导体芯片和所述结合指之间。模制构件可被设置成覆盖所述半导体芯片。所述主体可包括第一膜。所述上绝缘图案和所述下绝缘图案可包括第二膜。
[0037]在各种实施方式中，所述第一膜的热膨胀系数可不同于所述第二膜的热膨胀系数。
[0038]在各种实施方式中，所述第一膜可包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0039]根据实施方式，可提供一种包括半导体封装的存储卡。该半导体封装可包括:主体，其具有彼此相反的第一表面和第二表面；至少一个第一布线图案，其设置在所述主体的所述第一表面上。所述半导体封装可包括:上绝缘图案，其设置在所述主体的所述第一表面上，覆盖所述至少一个第一布线图案的一个部分并且暴露所述至少一个第一布线图案的其它部分。所述至少一个第一布线图案的被暴露部分可充当第一结合指。至少一个第二布线图案可设置在所述主体的第二表面上。下绝缘图案可设置在所述主体的所述第二表面上，覆盖所述至少一个第二布线图案的一部分并且暴露至少一个第二布线图案的其它部分。所述至少一个第二布线图案的被暴露部分可充当第二结合指。第一半导体芯片可设置在所述主体的所述第一表面上。第一金属柱可将所述第一半导体芯片联接到所述第一结合指。第二半导体芯片可设置在所述主体的所述第二表面上。第二金属柱可将所述第二半导体芯片电联接到所述第二结合指。模制构件可被设置成覆盖所述第一半导体芯片和所述第二半导体芯片中的一个。所述主体可包括第一膜。所述上绝缘图案和所述下绝缘图案可包括第二膜。
[0040]在各种实施方式中，所述第一膜的热膨胀系数可不同于所述第二膜的热膨胀系数。
[0041]在各种实施方式中，所述第一膜可包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0042]附记1、一种基板，该基板包括:
[0043]主体，其包括彼此相反的第一表面和第二表面，其中，所述主体包括第一膜；
[0044]至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指；
[0045]上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指之外的所述至少一个第一布线图案的整体表面，其中，所述上绝缘图案包括第二膜；
[0046]第二布线图案，其设置在所述主体的所述第二表面上；
[0047]下绝缘图案，其设置在所述主体的所述第二表面上，基本上覆盖所述第二布线图案，其中，所述下绝缘图案包括另一个第二膜；
[0048]第一穿通电极，其从所述第一表面到所述第二表面穿透所述主体，并且将所述至少一个第一布线图案联接到所述第二布线图案。
[0049]附记2、根据附记I所述的基板，其中，所述第一膜的热膨胀系数不同于所述第二膜的热膨胀系数。
[0050]附记3、根据附记I所述的基板，其中，所述第一膜包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0051]附记4、根据附记I所述的基板，其中，所述至少一个第一布线图案和所述结合指包括铜(Cu)。
[0052]附记5、根据附记I所述的基板，
[0053]其中，所述至少一个第一布线图案包括一对第一布线图案；
[0054]其中，所述一对第一布线图案中的一个具有第一结合指并且所述一对第一布线图案中的另一个具有第二结合指；
[0055]其中，所述第一结合指和所述第二结合指被设置成在水平方向上彼此分隔开预定距离。
[0056]附记6、根据附记I所述的基板，所述基板还包括:
[0057]第二穿通电极，其穿透所述上绝缘图案，接触所述第一布线图案；
[0058]第一导电层图案，其设置在所述上绝缘图案上，接触所述第二穿通电极；
[0059]第三穿通电极，其穿透所述下绝缘图案，接触所述第二布线图案；
[0060]球着陆焊盘，其设置在所述下绝缘图案的与所述主体相反的表面上，接触所述第三穿通电极。
[0061]附记7、根据附记4所述的基板，其中，所述第一导电层图案充当电力或地(PWR/GND)线。
[0062]附记8、根据附记I所述的基板，其中，所述上绝缘图案和所述下绝缘图案具有基本上相同的厚度。
[0063]附记9、一种半导体封装，该半导体封装包括:
[0064]主体，其包括彼此相反的第一表面和第二表面，其中，所述主体包括第一膜；
[0065]至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指；
[0066]上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指的所述至少一个第一布线图案的整体表面，其中，所述上绝缘图案包括第二膜；
[0067]下绝缘图案，其设置在所述主体的所述第二表面上，其中，所述下绝缘图案包括另一个第二膜；
[0068]半导体芯片，其设置在所述主体的所述第一表面上方；
[0069]金属柱，其设置在所述半导体芯片和所述结合指之间；
[0070]模制构件，其覆盖所述半导体芯片。
[0071]附记10、根据附记9所述的半导体封装，其中，所述第一膜的热膨胀系数不同于所述第二膜的热膨胀系数。
[0072]附记11、根据附记9所述的半导体封装，其中，所述第一膜包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0073]附记12、根据附记9所述的半导体封装，所述半导体封装还包括:
[0074]第二布线图案，其设置在所述主体的所述第二表面上并且被所述下绝缘图案覆盖;
[0075]第一穿通电极，其从所述第一表面到所述第二表面穿透所述主体，并且将所述至少一个第一布线图案联接到所述第二布线图案；
[0076]第二穿通电极，其设置在所述上绝缘图案中，接触所述至少一个第一布线图案；
[0077]第一导电层图案，其设置在所述上绝缘图案上，接触所述第二穿通电极的端部；
[0078]第三穿通电极，其设置在所述下绝缘图案中，接触所述第二布线图案；
[0079]球着陆焊盘，其设置在所述下绝缘图案的与所述主体相反的表面上，接触所述第三穿通电极。
[0080]附记13、根据附记9所述的半导体封装，
[0081]其中，所述至少一个第一布线图案包括一对第一布线图案；
[0082]其中，所述一对第一布线图案中的一个具有第一结合指并且所述一对第一布线图案中的另一个具有第二结合指；
[0083]其中，所述第一结合指和所述第二结合指被设置成在水平方向上彼此分隔开预定距离。
[0084]附记14、根据附记9所述的半导体封装，其中，所述金属柱设置成垂直柱形状，
[0085]其中，所述金属柱的一端结合到所述半导体芯片，另一端结合到所述结合指。
[0086]附记15、根据附记9所述的半导体封装，
[0087]其中，所述第一导电层图案包括电力或地(PWR/GND)线。
[0088]附记16、根据附记9所述的半导体封装，
[0089]其中，所述上绝缘图案和所述下绝缘图案具有基本上相同的厚度。
[0090]附记17、一种半导体封装，该半导体封装包括:
[0091 ] 主体，其包括彼此相反的第一表面和第二表面，其中，所述主体包括第一膜；
[0092]至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指；
[0093]上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指之外的所述至少一个第一布线图案的整体表面，其中，所述上绝缘图案包括第二膜；
[0094]至少一个第二布线图案，其设置在所述主体的所述第二表面上；
[0095]下绝缘图案，其设置在所述主体的所述第二表面上，覆盖所述至少一个第二布线图案的一部分并且暴露所述至少一个第二布线图案的其它部分，其中，所述至少一个第二布线图案的被暴露部分充当第二结合指并且所述下绝缘图案包括另一个第二膜；
[0096]第一半导体芯片，其设置在所述主体的所述第一表面上；
[0097]第一金属柱，其将所述第一半导体芯片联接到所述第一结合指；
[0098]第二半导体芯片，其设置在所述主体的所述第二表面上；
[0099]第二金属柱，其将所述第二半导体芯片电联接到所述第二结合指；
[0100]模制构件，其覆盖所述第一半导体芯片和所述第二半导体芯片中的一个。
[0101]附记18、根据附记17所述的半导体封装，其中，所述第一膜的热膨胀系数不同于所述第二膜的热膨胀系数。
[0102]附记19、根据附记17所述的半导体封装，其中，所述第一膜包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。
[0103]附记20、根据附记17所述的半导体封装，
[0104]其中，所述至少一个第一布线图案包括一对第一布线图案；
[0105]其中，所述一对第一布线图案中的一个具有第一图案并且所述一对第一布线图案中的另一个具有第二图案；
[0106]其中，所述第一图案和所述第二图案被设置成在水平方向上彼此分隔开预定距离。
[0107]附记21、根据附记17所述的半导体封装，
[0108]其中，所述至少一个第二布线图案包括一对第二布线图案；
[0109]其中，所述一对第二布线图案中的一个具有第三图案并且所述一对第二布线图案中的另一个具有第四图案；
[0110]其中，所述第三图案和所述第四图案被设置成在水平方向上彼此分隔开预定距离。
[0111]附记22、根据附记17所述的半导体封装，其中，所述第一金属柱设置成垂直柱形状，
[0112]其中，所述第一金属柱的一端结合到所述第一半导体芯片并且另一端结合到所述结合指。
[0113]附记23、根据附记17所述的半导体封装，其中，所述第一半导体芯片和所述第二半导体芯片被结合到所述主体的两面上，彼此面对。
[0114]附记24、根据附记17所述的半导体封装，
[0115]其中，所述第一结合指包括在水平方向上彼此分隔开预定距离的第一图案和第二图案；
[0116]其中，所述第二结合指包括在水平方向上彼此分隔开预定距离的第三图案和第四图案；
[0117]其中，所述主体还包括通风孔，所述通风孔在所述第一图案和所述第二图案之间，从所述主体的所述第一表面穿透到所述主体的所述第二表面。
[0118]附记25、根据附记17所述的半导体封装，其中，所述上绝缘图案和所述下绝缘图案具有基本上相同的厚度。
【附图说明】
[0119]图1是示出根据实施方式的基板示例的代表的剖视图。
[0120]图2是示出采用图1的基板的半导体封装示例的代表的剖视图。
[0121]图3至图15是示出根据实施方式的制造半导体封装的方法示例的代表的剖视图。
[0122]图16是示出根据实施方式的基板示例的代表的剖视图。
[0123]图17是示出采用图16的基板的半导体封装示例的代表的剖视图。
[0124]图18和图19分别是不出根据实施方式的基板不例的代表的剖视图和平面图。
[0125]图20是示出采用图18的基板的半导体封装示例的代表的剖视图。
[0126]图21是示出根据实施方式的半导体封装示例的代表的剖视图。
[0127]图22是示出按照一些实施方式的包括至少一个半导体封装的电子系统示例的代表的框图。
[0128]图23是示出按照一些实施方式的包括至少一个半导体封装的电子系统示例的代表的框图。
【具体实施方式】
[0129]现在，下文中将参照附图更充分地描述各种实施方式；然而，这些实施方式可用不同形式实施并且不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底和完全的，并且将把本公开的范围充分传达给本领域的技术人员。
[0130]在整个说明书中，相同的参考标号表示相同的元件。因此，即使没有参照附图提及或描述参考标号，也可参照其它附图提及或描述参考标号。另外，即使没有示出参考标号，也可参照其它附图提及或描述参考标号。
[0131]各种实施方式可涉及基板、包括基板的半导体封装、包括半导体封装的电子系统和包括半导体封装的存储卡。
[0132]图1是示出根据实施方式的基板100的示例的代表的剖视图。参照图1，基板100可包括主体105。基板100可包括第一布线图案120，第一布线图案120包括形成在主体105上的结合指125a、125b。基板100可包括设置在主体105的一个表面上的上绝缘图案IlOa和设置在主体105的另一个表面上的下绝缘图案110b。
[0133]基板100的主体105可以是板型构件，包括彼此相反的第一表面105a和第二表面105b。基板100的主体105可由可弯曲并且可由薄膜构成的绝缘材料制成。在实施方式中，主体105可以是例如(但不限于)聚酰亚胺膜。
[0134]具有结合指125a和125b的第一布线图案120可设置在基板100的主体105的第一表面105a上。第二布线图案130可设置在基板100的主体105的第二表面105b上。第一布线图案120和第二布线图案130可通过穿透基板100的主体105的第一穿通电极115彼此电连接或联接。第一穿通电极115中的每个可以是填充在第一过孔115a中的金属电极，第一过孔115a从主体105的第一表面105a到第二表面105b穿透主体105。第一过孔115a暴露第二布线图案130的表面的部分。在实施方式中，填充第一过孔115a的金属电极可包括铜(Cu)。
[0135]包括第二穿通电极145的上绝缘图案I 1a可设置在主体105的第一表面105a上。在实施方式中，上绝缘图案IlOa可以是预浸料图案，包括含有环氧树脂或丙烯酸酯的网型增强纤维。第二穿通电极145可以是填充第二过孔145a的金属电极，第二过孔145a穿透上绝缘图案IlOa并且暴露第一布线图案120的表面的部分。金属电极可包括铜(Cu)。上绝缘图案IlOa可包括暴露第一布线图案120的部分的腔体160。在此示例中，可使用第一布线图案120的被暴露部分作为结合指125a和125b，而没有形成任何单独的结合指。结合指125a和125b可包括第一图案125a和第二图案125b，第一图案125a和第二图案125b被设置成在水平方向上彼此分隔开预定距离。
[0136]与第二穿通电极145连接或联接的第一导电层图案150可设置在包括第二穿通电极145的上绝缘图案IlOa上。第一导电层图案150可包括铜(Cu)。第一导电层图案150可用作电力线或地线。第一焊料掩模图案155a可设置在上绝缘图案IlOa的与主体105相反的表面上，覆盖导电层图案150。
[0137]包括第三穿通电极135的下绝缘图案I 1b可设置在主体105的第二表面105b上。在实施方式中，下绝缘图案IlOb可以是预浸料图案。上绝缘图案IlOa和下绝缘图案IlOb可被设置成具有相同的厚度或基本上相同的厚度。第三穿通电极135可以是填充第三过孔135a的金属电极，第三过孔135a穿透下绝缘图案IlOb并且暴露第二布线图案130的表面的部分。填充第三过孔135a的金属电极可包括铜(Cu)。与第三穿通电极135连接或联接的球着陆焊盘140可设置在下绝缘图案IlOb的与主体105相反的表面上。球着陆焊盘140可包括铜(Cu)。第二焊料掩模图案155b可设置在包括球着陆焊盘140的下绝缘图案IlOb上。第二焊料掩模图案155b可被设置成暴露球着陆焊盘140。
[0138]图2是示出采用图1的基板100的半导体封装200的示例的代表的剖视图。在实施方式的这个示例中将省略或简要提及参照图1描述的相同说明。
[0139]参照图2，半导体封装200可包括与图1的基板100附接的半导体芯片205。诸如晶体管的有源器件可设置在半导体芯片205中。在一些示例中，诸如电容器和电阻器的无源器件也可设置在半导体芯片205中。半导体芯片205可包括彼此相反的前面部分205a和后面部分205b。在实施方式中，半导体芯片205的前面部分205a可包括有源区，后面部分205b可具有与前面部分205a相反的表面。芯片焊盘207可设置在半导体芯片205的前面部分205a上，以将半导体芯片205电连接或联接到基板100。芯片焊盘207可包括导电材料，例如，铝(Al)或铜(Cu)。
[0140]半导体芯片205可通过金属柱210电连接或联接到基板100。再参照图2，半导体芯片205可设置在基板100的第一焊料掩模图案155a上。尽管在图2中未示出，但可使用粘合剂层将半导体芯片205和第一焊料掩模图案155a彼此结合。半导体芯片205可被设置成，使得芯片焊盘207面对结合指125a和125b。金属柱210可具有与主体105的第一表面105a垂直或基本上垂直的柱形状。金属柱210的一端可结合到半导体芯片205的芯片焊盘207，金属柱210的另一端可结合到被腔体(参见图1的160)暴露的结合指125a和125b中的任一个。
[0141]半导体芯片205和第一焊料掩模图案155a可被模制构件220覆盖或基本上覆盖。模制构件220可包括诸如环氧模塑化合物(EMC)材料的绝缘材料。模制构件220可被设置成完全填充其中设置了金属柱210的腔体(参见图1的160)。外部连接端子230可附接到基板100的球着陆焊盘140。外部连接端子230可以是焊料球。
[0142]基板100可包括主体105和设置在主体105的两个表面上的上绝缘图案I 1a和下绝缘图案110b。主体105可包括热膨胀系数(CTE)与上绝缘图案IlOa和下绝缘图案IlOb的CTE不同的材料。在实施方式中，上绝缘图案IlOa和下绝缘图案IlOb中的每个可包括预浸料，主体105可包括聚酰亚胺。如果基板100由诸如预浸料材料的单种材料构成，则基板应该具有足以防止基板卷曲的厚度。在这个示例中，封装的总厚度可增大。然而，根据本实施方式，包括聚酰亚胺的主体105可设置在由预浸料组成的上绝缘图案IlOa和下绝缘图案IlOb之间。因此，即使温度变化，由于热膨胀系数(CTE)差异而导致的封装和/或基板的变形可减至最小，因为包括聚酰亚胺的主体105设置在由相同材料组成的上绝缘图案IlOa和下绝缘图案IlOb之间，以得到基板的合成结构。
[0143]图3至图15是示出根据实施方式的制造半导体封装的方法示例的代表的剖视图。
[0144]参照图3，可设置充当基板的基体构件的主体300。主体300可以是包括彼此相反的第一表面300a和第二表面300b的板型构件。主体300可由柔性薄膜(例如，柔性绝缘薄膜)组成。在实施方式中，主体300可包括聚酰亚胺。包括选择性暴露主体300的表面的第一开口 305的第一掩模图案303可设置在主体300的第一表面300a上。第一掩模图案303可包括光致抗蚀剂材料。形成在第一掩模图案303中的第一开口 305可限定在后续工艺中形成过孔的位置。
[0145]参照图4，可通过使用采用第一掩模图案(参见图3的303)作为蚀刻阻挡层的蚀刻工艺去除主体300的被暴露部分来形成第一过孔307。第一过孔307可从第一表面300a到第二表面300b穿透主体300。在实施方式中，可使用例如激光钻孔工艺替代蚀刻工艺来形成第一过孔307。
[0146]参照图5，可通过用金属电极材料填充第一过孔307来形成第一穿通电极309。在实施方式中，填充第一过孔307的金属电极材料可包括例如铜(Cu)。第一穿通电极309的一端可被形成为具有与主体300的第一表面300a基本上共面或共面的表面。另外，第一穿通电极309的另一端可被形成为具有与主体300的第二表面300b共面或基本上共面的表面。
[0147]参照图6，可在包括第一穿通电极309的主体300的第一表面300a的整个部分上形成第一布线层311a，可在第二表面300b的整个部分上形成第二布线层311b。可使用派射电镀工艺形成第一布线层311a或第二布线层311b并且第一布线层311a或第二布线层311b可被形成为包括例如铜(Cu)。第一布线层311a和第二布线层311b可起到后续电镀工艺的种层的作用并且可被形成为具有第一厚度(hi)。由于使用溅射工艺形成第一布线层311a和第二布线层311b，因此相比于使用层合技术形成第一布线层311a和第二布线层311b的情况，可提高主体300与第一布线层311a和第二布线层311b之间的粘合强度。因此，如果使用溅射工艺形成第一布线层311a和第二布线层311b，则可显著降低后续工艺中第一布线层311a和第二布线层311b脱离主体300的可能性。
[0148]参照图7和图8，可将第一布线层311a图案化以形成第一布线图案313，可将第二布线层311b图案化以形成第二布线图案315。为了形成第一布线图案313和第二布线图案315，尽管在附图中未示出，但光致抗蚀剂图案(未示出)可形成在充当后续工艺中的种层的第一布线层311a和第二布线层311b上。通过涂覆具有液相的光致抗蚀剂材料并且向涂覆的光致抗蚀剂材料应用包括曝光步骤和显影步骤的光刻工艺，可形成光致抗蚀剂图案。光致抗蚀剂图案(未示出)可被形成为包括开口，这些开口选择性暴露第一布线层311a和第二布线层311b中的在随后工艺中形成第一布线图案313和第二布线图案315的部分。没有形成第一布线图案313和第二布线图案315的剩余部分可被光致抗蚀剂图案覆盖。可使用电镀工艺，在第一布线层311a和第二布线层311b的被暴露部分上选择性形成第一布线图案313和第二布线图案315。然后，可去除光致抗蚀剂图案，以暴露第一布线层311a和第二布线层311b的一些部分。
[0149]在去除光致抗蚀剂图案之后，可去除第一布线层311a和第二布线层311b的被暴露部分，以将第一布线图案313和第二布线图案315彼此电隔离。由于使用电镀工艺形成第一布线图案313和第二布线图案315，因此第一布线图案313和第二布线图案315可被形成为具有比第一布线层311a和第二布线层311b的第一厚度(hi)大的第二厚度(h2)。第一布线图案313可被形成为是具有20 μ m或更小节距的精细图案。
[0150]参照对应于图7的顶部平面图的图8，第一布线图案313的第一组可被设置成在水平方向上与第一布线图案313的第二组分隔开第一距离(dl)。总体上，基板的主体由预浸料形成，膜型光致抗蚀剂材料用于在包括预浸料的主体上形成布线图案。因此，可能难以形成具有50 μ m或更小节距的精细图案。然而，在本实施方式中，可使用液体型光致抗蚀剂材料并且使用溅射和电镀技术，在由聚酰亚胺膜制成的主体300上形成第一布线图案313。因此，可形成具有20 μ m或更小节距的更精细图案。再参照图7，第一布线图案313接触第一穿通电极309的一端，第二布线图案315接触第一穿通电极309的另一端。因此，第一布线图案313和第二布线图案315可通过第一穿通电极309彼此电连接或联接。
[0151]参照图9，可在主体300的第一表面300a上形成上绝缘层317，使其基本上覆盖或覆盖第一布线图案313，下绝缘层319可形成在主体300的第二表面300b上，基本上覆盖或覆盖第二布线图案315。上绝缘层317和下绝缘层319可被形成为具有相同的厚度或基本上相同的厚度。在实施方式中，上绝缘层317和下绝缘层319中的每个可由包括含有环氧树脂或丙烯酸酯的网型增强纤维的预浸料材料形成。预浸料材料比聚酰亚胺材料更具刚性。因此，通过将上绝缘层317和下绝缘层319设置在主体300的两个相反表面上，可以固定包括具有相对柔性性质的聚酰亚胺材料的主体300。
[0152]参照图10，可在上绝缘层(参见图9的317)上形成第二掩模图案323。第二掩模图案323可由光致抗蚀剂材料形成并且可被形成为具有暴露上绝缘层(参见图9的317)的一部分的第二开口 325。可使用第二掩模图案323作为蚀刻掩模，蚀刻上绝缘层317，从而形成包括腔体(C)的上绝缘图案317a。可一直执行形成上绝缘图案317a的蚀刻工艺，直到第一布线图案313的一些部分被暴露。第一布线图案313的这些被暴露部分可用作结合指321a和321b。结合指321a和321b可包括第一图案321a和第二图案321b，第一图案321a和第二图案321b在水平方向上彼此分隔开预定距离。
[0153]参照图11，可在形成上绝缘图案317a之后去除第二掩模图案(参见图10的323)。可通过选择性蚀刻上绝缘图案317a的一些部分，形成第二过孔331a，可通过选择性蚀刻下绝缘图案319的一些部分，形成第三过孔331b。在实施方式中，可使用激光钻孔技术等形成第二过孔331a。第二过孔331a可被形成为暴露第一布线图案313的一部分，第三过孔331b可被形成为暴露第二布线图案315的一部分。
[0154]参照图12，通过用金属电极材料填充设置在主体300的第一表面300a上的上绝缘图案317a中的第二过孔331a，可形成第二穿通电极333。在实施方式中，填充第二过孔331a的金属电极材料可包括例如铜(Cu)。第二穿通电极333的一端可被形成为具有与上绝缘图案317a的上表面共面的表面。另外，第二穿通电极333的另一端可接触第一布线图案313。因此，第二穿通电极333可电连接或联接到结合指321a或321b。随后，通过用金属电极材料填充设置在主体300的第二表面300b上的下绝缘图案319中的第三过孔331b，可形成第三穿通电极334。在实施方式中，填充第三过孔331b的金属电极材料可包括例如铜(Cu)。第三穿通电极334的一端可被形成为具有与下绝缘图案319的下表面共面或基本上共面的表面。另外，第三穿通电极334的另一端可连接或联接到第二布线图案315。
[0155]接下来，可在包括第二穿通电极333的上绝缘图案317a的上表面的整个部分上，形成第一导电层335，可在包括第三穿通电极334的下绝缘层319的下表面的整个部分上，形成第二导电层336。第一导电层335和第二导电层336可由例如铜(Cu)材料形成。
[0156]参照图13，可将第一导电层335图案化，以在上绝缘层图案317a上形成第一导电层图案335a，可将第二导电层336图案化，以在下绝缘层图案319上形成第二导电层图案336a。第一导电层图案335a中的一些可连接或联接到第二穿通电极333，第二导电层图案336a中的一些可连接或联接到第三穿通电极334。
[0157]参照图14，可在上绝缘图案317a上形成第一焊料掩模图案339，以基本上覆盖或覆盖第一导电层图案335a，可在下绝缘图案319上形成暴露第二导电层图案336a的第二焊料掩模图案340。由于形成第一焊料掩模图案339和第二焊料掩模图案340，导致可完成基板350的制造。第二导电层图案336a被第二焊料掩模图案340暴露的一些可用作与随后工艺中的外部连接端子连接或联接的球着陆焊盘336a-l。
[0158]因为基板350被制造成使得包括聚酰亚胺材料的主体300位于包括预浸料材料的上绝缘图案317a和下绝缘层319之间，所以基板350的卷曲变形可得到控制。具体地，即使温度变化，由于热膨胀系数的差异导致的基板350的变形可减至最小，因为包括聚酰亚胺的主体300设置在包括相同材料的上绝缘图案317a和下绝缘图案319之间，以得到基板350的对称结构。因此，即使主体300的温度变化，基板350的总体卷曲变形可减至最少。另外，第一导电层图案335a和第二导电层图案335b设置在主体300的两侧，也就是说，设置在主体300的第一表面300a和第二表面300b。因此，可抑制基板350的卷曲变形。可使用第一导电层图案335a作为电力或地(PWR/GND)线。
[0159]参照图15，半导体芯片400可结合到基板350。诸如晶体管的一些有源器件可设置在半导体芯片400中。在一些示例中，诸如电容器和/或电阻器的一些无源器件也可设置在半导体芯片400中。半导体芯片400可包括彼此相反的前面部分400a和后面部分400b。根据实施方式，可理解，半导体芯片400的前面部分400a是存在有源区的面，后面部分400b是与前面部分400a相反的面。可在半导体芯片400的前面部分400a上设置包括诸如铝(Al)或铜(Cu)的导电材料的多个芯片焊盘403，用于将半导体芯片400电连接或联接到基板350。半导体芯片400可设置在暴露结合指321a和321b的腔体(参见图14的C)上。可通过金属柱405将半导体芯片400和基板350彼此电连接或联接。金属柱405可被形成为具有柱形状并且可被形成为包括铜(Cu)。各金属柱405的一端可结合到半导体芯片400的芯片焊盘403中的一个，另一端可结合到第一结合指321a和321b中的一个。
[0160]接下来，可用模制构件410覆盖或基本上覆盖半导体芯片400。模制构件410可包括环氧模塑化合物(EMC)、硬化剂、有机或无机填充剂。模制构件410可被形成为完全填充暴露金属柱410和结合指321a和321b的腔体(参见图14的C)。模制构件410可物理地或化学地保护半导体芯片400、金属柱405和结合指321a和321b不受外部环境影响。可分别在球着陆焊盘336a上形成外部连接端子420。外部连接端子420可包括焊料球。
[0161]在实施方式中，通过按照结合指的暴露位置将多个半导体芯片结合到结合指来实现堆叠封装结构。下文中，以下将参照附图描述堆叠封装。
[0162]图16是示出根据实施方式的基板SI的示例的代表的剖视图。图17是示出采用图16的基板SI的半导体封装Pl的示例的代表的剖视图。参照图16和图17，根据实施方式的基板SI与参照图1描述的基板100可具有基本上相同的构造，除了一对腔体分别设置在主体的两个表面上。因此，在这些实施方式中，将省略或简要提及与参照图1描述的相同的说明。
[0163]基板SI可包括主体500、包括第一结合指521a的第一布线图案520、上绝缘图案510a、包括第二结合指521b的第二布线图案530和下绝缘图案510b。主体500可被设置为板型构件，包括彼此相反的第一表面500a和第二表面500b。在实施方式中，主体500可包括例如(但不限于)聚酰亚胺材料。
[0164]包括第一结合指521a的第一布线图案520可设置在主体500的第一表面500a上。包括第二结合指521b的第二布线图案530可设置在主体500的第二表面500b上。第一布线图案520可通过穿透主体500的第一穿通电极515连接或联接到第二布线图案530。第一穿通电极515可被设置成穿透主体500，从第一表面500a到第二表面500b。第一穿通电极515可包括例如铜(Cu)。
[0165]包括第二穿通电极545的上绝缘图案510a可设置在主体500的第一表面500a上。在实施方式中，上绝缘图案510a可以是例如(但不限于)预浸料图案。第二穿通电极545可被设置成穿透上绝缘图案510a并且接触第一布线图案520。第二穿通电极545可包括例如铜(Cu)。上绝缘图案510a可包括暴露第一布线图案520的一些部分的腔体560a。在此示例中，第一布线图案520的被暴露部分可被用作结合指521a，而没有形成任何单独的结合指。与第二穿通电极545连接或联接的第一导电层图案550可设置在包括第二穿通电极545的上绝缘图案510a上。第一导电层图案550可包括例如铜(Cu)。第一导电层图案550可用作电力或地(PWR/GND)线。第一焊料掩模图案555a可设置在上绝缘图案510a上，覆盖第一导电层图案550。上绝缘图案510a和下绝缘图案510b可被设置成具有相同的厚度或基本上相同的厚度。
[0166]包括第三穿通电极535的下绝缘图案510b可设置在主体500的第二表面500b上。下绝缘图案510b可包括与上绝缘图案510a相同或基本上相同的材料。第三穿通电极535可被设置成接触第二布线图案530并且穿透下绝缘图案510b。第三穿通电极535可包括例如铜(Cu)。下绝缘图案510b可包括暴露第二布线图案530的一些部分的第二腔体560b。在此示例中，可使用第二布线图案530的被暴露部分作为结合指521b，而没有形成任何单独的结合指。
[0167]球着陆焊盘540可设置在包括第三穿通电极535的下绝缘图案510b上。球着陆焊盘540可包括例如铜(Cu)。第二焊料掩模图案555b可设置在包括球着陆焊盘540的下绝缘图案510b上。第二焊料掩模图案555b可暴露球着陆焊盘540的表面。
[0168]参照图17，半导体封装Pl可包括附接在图16的基板SI上的多个半导体芯片600和610。半导体芯片600和610可包括第一半导体芯片600和第二半导体芯片610。第一半导体芯片600可设置在主体500的第一表面500a上方，第二半导体芯片610可设置在第二表面500b上方。
[0169]第一半导体芯片600可包括前面部分600a和后面部分600b，第二半导体芯片610可包括前面部分610a和后面部分610b。在实施方式中，第一半导体芯片600和第二半导体芯片610的前面部分600a和610a中的每个可包括有源区，后面部分600b和610b是前面部分600a和610a的相反面。第一芯片焊盘603和第二芯片焊盘613可分别设置在第一半导体芯片600和第二半导体芯片610的正面部分600a和610a上。第一芯片焊盘603和第二芯片焊盘613中的每个可包括导电材料(例如，铝(Al)或铜(Cu))，以将第一半导体芯片600和第二半导体芯片610与基板SI电连接或联接。
[0170]第一半导体芯片600可通过第一金属柱605电连接或联接到基板SI。第一半导体芯片600可设置在基板SI的第一焊料掩模图案555a上。第一半导体芯片600可被设置成，使得第一芯片焊盘603面对第一结合指521a。第一金属柱605中的每个的一端可键合到第一半导体芯片600的第一芯片焊盘603中的一个，第一金属柱605中的每个的另一端可结合到被第一腔体(参见图16中的560a)暴露的第一结合指521a中的一个，以将第一半导体芯片600电连接或联接到基板SI。
[0171]第二半导体芯片610可通过第二金属柱615电连接或联接到基板SI。第二半导体芯片610可设置在第二焊料掩模图案555b上。第二半导体芯片610可被设置成，使得第二半导体芯片610的第二芯片焊盘613面对第二结合指521b。第二金属柱615中的每个的一端可结合到第二半导体芯片610的第二芯片焊盘613中的一个，第二金属柱615中的每个的另一端可结合到被第二腔体(参见图16的560b)暴露的第二结合指521b中的一个，以将第二半导体芯片610电连接或联接到基板SI。因此，第一半导体芯片600和第二半导体芯片610可被结合，在基板SI的两面上彼此面对。
[0172]可用第一模制构件620覆盖设置在主体500的第一表面500a上的第一焊料掩模图案555a和第一半导体芯片600。第一模制构件620可完全填充其中设置第一金属柱605的第一腔体(参见图16的560a)的空的空间。第二模制构件630可设置在主体500的第二表面500b上。第二模制构件630可完全填充其中设置第二金属柱615的第二腔体(参见图16的560b)。第一模制构件620和第二模制构件630中的每个可包括诸如环氧模塑化合物(EMC)的绝缘材料。外部连接端子640可附接到设置在主体500的第二表面500b上的球着陆焊盘540。
[0173]由于第一半导体芯片600和第二半导体芯片610结合到设置在基板SI的主体500的表面上的第一结合指521a和第二结合指521b，因此半导体封装Pl的总高度可减小。
[0174]图18是示出根据实施方式的基板2的示例的代表的剖视图，图19示出图18的部分“X”的顶部平面图的示例的代表。图20是示出采用图18的基板S2的半导体封装P2的示例的代表的剖视图。
[0175]参照图18，根据实施方式的基板S2可包括主体700、包括第一结合指721a的第一布线图案720、上绝缘图案710a、包括第二结合指721b的第二布线图案730、下绝缘图案710b。主体700可包括彼此相反的第一表面700a和第二表面700b。主体700可包括聚酰亚胺材料。主体700中可设置通风孔750，通风孔750穿透主体700，从第一表面700a到第二表面700b。参照示出图18的一部分“X”的顶部平面图的图19，通风孔750可具有矩形形状(参见图19中的顶部平面图(a)的通风孔750a)或椭圆形或圆形形状(参见图19中的顶部平面图(b)的通风孔750b)，但不限于此。另外，尽管图18和图19示出基板S2具有单个通风孔750的示例，但本公开不限于此。例如，基板S2可具有多个通风孔。主体700的内侧壁700c可被通风孔750暴露。
[0176]包括第一结合指721a的第一布线图案720可设置在主体700的第一表面700a上，包括第二结合指721b的第二布线图案720b可设置在主体700的第二表面700b上。第一结合指721a和第二结合指721b可被设置成与主体700被暴露的侧壁700c对准或基本上对准。
[0177]第一布线图案720可通过穿透主体700的第一穿通电极715连接或联接到第二布线图案730。包括第二穿通电极745的上绝缘图案710a可设置在主体700的第一表面700a上。第二穿通电极745可被设置成穿透上绝缘图案710a并且接触第一布线图案720。上绝缘图案710a可选择性暴露第一布线图案720的一些部分。
[0178]第一布线图案720被上绝缘图案71a暴露的部分可被用作第一结合指721a，而没有形成任何单独的结合指。与第二穿通电极745的端部连接或联接的第一导电层图案751可设置在包括第二穿通电极745的上绝缘图案710a上。第一导电层图案751可包括例如铜(Cu)。第一导电层图案751可用作电力/地(PWR/GND)线。第一焊料掩模图案755a可设置在上绝缘图案710a的顶表面上，覆盖或基本上覆盖第一导电层图案751。上绝缘图案710a和下绝缘图案710b可被设置成具有相同的厚度或基本上相同的厚度。
[0179]包括第三穿通电极735的下绝缘图案710b可设置在主体700的第二表面700b上。第三穿通电极735可被设置成穿透下绝缘图案710b并且接触第二结合指721b。上绝缘图案710a和下绝缘图案710b中的每个可包括例如预浸料。下绝缘图案710b可选择性暴露第二布线图案730的一些部分。因此，第二布线图案730被下绝缘图案710b暴露的一些部分可用作第二结合指721b，而没有形成任何单独的结合指。
[0180]球着陆焊盘740可设置在包括第三穿通电极735的下绝缘图案710b上。第二焊料掩模图案755b可设置在下绝缘图案710b上，暴露球着陆焊盘740。第二焊料掩模图案755b可被设置成与球着陆焊盘740的边缘部分重叠。
[0181]参照图20，半导体封装P2可包括与图18的基板S2结合的多个半导体芯片800和810。半导体芯片800和810可包括第一半导体芯片800和第二半导体芯片810。第一半导体芯片800可设置在主体700的第一表面700a上，第二半导体芯片810可设置在主体700的第二表面700b上。
[0182]第一半导体芯片800可包括彼此相反的前面部分800a和后面部分800b，第二半导体芯片810可包括彼此相反的前面部分810a和后面部分810b。在实施方式中，第一半导体芯片800的前面部分800a和第二半导体芯片810的前面部分810a中的每个可包括有源区。第一芯片焊盘803和第二芯片焊盘833可设置在第一半导体芯片800的前面部分800a和第二半导体芯片810的前面部分810a上。第一芯片焊盘803和第二芯片焊盘833中的每个可包括导电材料。第一芯片焊盘803可将第一半导体芯片800电连接或联接到基板S2，第二芯片焊盘833可将第二半导体芯片810电连接或联接到基板S2。
[0183]第一半导体芯片800可通过第一金属柱805电连接或联接到基板S2。第一半导体芯片800可设置在第一焊料掩模图案755a上。第一半导体芯片800可被设置成，使得第一半导体芯片800的第一芯片焊盘803面对第一结合指721a。第一金属柱805中的每个的一端可结合到第一半导体芯片800的第一芯片焊盘803中的一个并且第一金属柱805中的每个的另一端可结合到第一结合指721a中的一个，以将第一半导体芯片800电连接或联接到基板S2。
[0184]第二半导体芯片810可通过第二金属柱815连接或联接到基板S2。第二半导体芯片810可设置在第二焊料掩模图案855b上。第二半导体芯片810可被设置成，使得第二半导体芯片810的第二芯片焊盘833面对第二结合指721b。为了第二半导体芯片810和基板S2之间的电连接或联接，第二金属柱815中的每个的一端可结合到第二半导体芯片810的第二芯片焊盘833中的一个，第二金属柱815中的每个的另一端可结合到第二结合指721b中的一个。因此，第一半导体芯片800和第二半导体芯片810可被设置成在基板S2的两侧在垂直方向或基本上垂直方向上彼此面对。
[0185]模制构件820可设置在第一焊料掩模图案755a上和通风孔750中，覆盖或基本上覆盖第一半导体芯片800和第一金属柱805。模制构件820可通过通风孔(图18中的750)完全填充第二金属柱815设置在其中的空的空间。穿透基板S2的主体700的通风孔750可允许形成模制构件820期间产生的气泡被去除并且可允许模制构件820填充前面部分810a上的空间。模制构件820可包括诸如环氧模塑化合物(EMC)的绝缘材料。诸如焊料球的外部连接端子840可附接到设置在主体700的第二表面700b上的球着陆焊盘740。
[0186]图21是示出根据实施方式的半导体封装P3的示例的代表的剖视图。
[0187]参照图21，半导体封装P3的基板可包括主体900、包括第一结合指921a的第一布线图案920a、包括第二结合指921b的第二布线图案920b、上绝缘图案910和下绝缘图案919。主体900可包括彼此相反的第一表面900a和第二表面900b，并且可包括例如聚酰亚胺材料。
[0188]包括第一结合指921a的第一布线图案920a和包括第二结合指921b的第二布线图案920b可设置在整体900的第一表面900a上。第一结合指921a和第二结合指921b可设置在整体900的第一表面900a上，在水平方向上彼此分隔开。各第一布线图案920a被上绝缘图案910暴露的一部分可充当第一结合指921a并且各第二布线图案920b被上绝缘图案910暴露的一部分可充当第二结合指921a可充当第二结合指921a，而没有形成任何单独的结合指。第三布线图案930a和第四布线图案930b可设置在主体900的第二表面900b上。
[0189]第一布线图案920a可通过第一穿通电极915a与第三布线图案930a连接或联接，第一穿通电极915a穿透主体900，从第一表面900a到第二表面900b。各第一穿通电极915a的一端可连接或联接到第一布线图案920a中的一个，各第一穿通电极915a的另一端可连接或联接到第三布线图案930a中的一个。另外，第二布线图案920b可通过第二穿通电极915b连接或联接到第四布线图案930b。各第二穿通电极915b的一端可连接或联接到第二布线图案920b中的一个，各第二穿通电极915b的另一端可连接或联接到第四布线图案930b中的一个。
[0190]包括第一上穿通电极945a和第二上穿通电极945b的上绝缘图案910可设置在主体900的第一表面900a上。第一导电层图案950a和第二导电层图案950b可设置在上绝缘图案910上。第一上穿通电极945a的一端可连接或联接到第一布线图案920a中的一个，第一上穿通电极945a的另一端可连接或联接到第一导电层图案950a中的一个。另外，第二上穿通电极945b的一端可连接或联接到第二布线图案920b中的一个，第二上穿通电极945b的另一端可连接或联接到第二导电层图案950b中的一个。第一焊料掩模图案955a可设置在上绝缘图案910上，覆盖第一导电层图案950a和第二导电层图案950b。包括第一下穿通电极935a和第二下穿通电极935b的下绝缘图案919可设置在主体900的第二表面900b上。上绝缘图案910和下绝缘图案919可被设置成具有相同的厚度或基本上相同的厚度。
[0191]球着陆焊盘940可设置在与第一下穿通电极935a和第二下穿通电极935b连接或联接的下绝缘图案919上。外部连接端子1120可附接到球着陆焊盘940。
[0192]半导体封装P3可包括设置在主体900的第一表面900a上方的多个半导体芯片1000和1005。半导体芯片1000和1005可包括第一半导体芯片1000和第二半导体芯片1005。第一半导体芯片1000和第二半导体芯片1005可被设置成在主体900的第一表面900a上在水平方向上彼此分隔开。由导电材料组成的第一芯片焊盘1003可设置在第一半导体芯片1000的前面部分(未示出)上，以将第一半导体芯片1000电连接或联接到主体900，由导电材料组成的第二芯片焊盘1007可设置在第二半导体芯片1005的前面部分(未示出)上，以将第二半导体芯片1005电连接或联接到主体900。
[0193]第一半导体芯片1000可通过第一金属柱1110电连接或联接到主体900，第二半导体芯片1005可通过第二金属柱1115电连接或联接到主体900。第一金属柱1110中的每个的一端可结合到第一半导体芯片1000的第一芯片焊盘1003中的一个，第一金属柱1110中的每个的另一端可结合到第一结合指921a中的一个。另外，第二金属柱1115中的每个的一端可结合到第二半导体芯片1005的第二芯片焊盘1007中的一个，第二金属柱1115中的每个的另一端可结合到第二结合指921b中的一个。模制构件1025可设置在第一焊料掩模图案955a上，完全覆盖第一半导体芯片1000和第二半导体芯片1005。模制构件1025可填充其中设置第一金属柱1110和第二金属柱1115的所有空的空间。
[0194]上述的半导体封装可应用于各种电子系统。
[0195]参照图22，按照实施方式的半导体封装可应用于电子系统1710。电子系统1710可包括控制器1711、输入/输出单元1712和存储器1713。控制器1711、输入/输出单元1712和存储器1713可通过总线1715相互联接，总线1715提供了传输数据所通过的路径。
[0196]例如，但不限于，控制器1711可包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器和能够执行与这些组件相同功能的逻辑器件。控制器1711和存储器1713中的至少一个可包括根据本公开的实施方式的半导体封装中的至少任一个。输入/输出单元1712可包括选自键区、键盘、显示装置、触摸屏等之中的至少一个。存储器1713是用于存储数据的装置。存储器1713可存储供控制器1711执行的数据和/或命令等。
[0197]存储器1713可包括诸如DRAM的易失性存储器装置和/或诸如闪存存储器的非易失性存储器装置。例如，闪存存储器可被安装于诸如移动终端或台式计算机的信息处理系统。闪存存储器可构成固态盘(SSD)。在这个示例中，电子系统1710可将大量数据稳定存储在闪存存储器系统中。
[0198]电子系统1710还可包括接口 1714，接口 1714被构造成将数据发送到通信网络并且从通信网络接收数据。接口 1714可以是有线型或无线型。例如，接口 1714可包括天线或有线或无线收发器。
[0199]电子系统1710可被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一种。
[0200]在电子系统1710是能够执行无线通信的设备的实施方式中，电子系统1710可用于诸如例如(但不限于)CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE (长期演进)和Wibro (无线宽带互联网)的通信系统。
[0201]参照图23，按照实施方式的半导体封装可设置成存储卡1800的形式。例如，存储卡1800可包括诸如非易失性存储器装置的存储器1810和存储器控制器1820。存储器1810和存储器控制器1820可存储数据或者读取所存储的数据。
[0202]存储器1810可包括应用本公开的实施方式的封装技术的非易失性存储器装置之中的至少任一种。存储器控制器1820可控制存储器1810，使得存储的数据被读取出或者响应于来自主机1830的读/写请求存储数据。
[0203]以上出于例证目的公开了本公开的各种实施方式。本领域的普通技术人员应该理解，在不脱离附图中公开的本公开的范围和精神的情况下，可以进行各种修改、添加和替代。
【主权项】
1.一种基板，该基板包括: 主体，其包括彼此相反的第一表面和第二表面，其中，所述主体包括第一膜； 至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指； 上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指之外的所述至少一个第一布线图案的整体表面，其中，所述上绝缘图案包括第二膜； 第二布线图案，其设置在所述主体的所述第二表面上； 下绝缘图案，其设置在所述主体的所述第二表面上，基本上覆盖所述第二布线图案，其中，所述下绝缘图案包括另一个第二膜； 第一穿通电极，其从所述第一表面到所述第二表面穿透所述主体，并且将所述至少一个第一布线图案联接到所述第二布线图案。2.根据权利要求1所述的基板，其中，所述第一膜的热膨胀系数不同于所述第二膜的热膨胀系数。3.根据权利要求1所述的基板，其中，所述第一膜包括聚酰亚胺(PI)膜并且所述第二膜包括预浸料(PPG)。4.根据权利要求1所述的基板，其中，所述至少一个第一布线图案和所述结合指包括铜(Cu)ο5.根据权利要求1所述的基板， 其中，所述至少一个第一布线图案包括一对第一布线图案； 其中，所述一对第一布线图案中的一个具有第一结合指并且所述一对第一布线图案中的另一个具有第二结合指； 其中，所述第一结合指和所述第二结合指被设置成在水平方向上彼此分隔开预定距离。6.根据权利要求1所述的基板，所述基板还包括: 第二穿通电极，其穿透所述上绝缘图案，接触所述第一布线图案； 第一导电层图案，其设置在所述上绝缘图案上，接触所述第二穿通电极； 第三穿通电极，其穿透所述下绝缘图案，接触所述第二布线图案； 球着陆焊盘，其设置在所述下绝缘图案的与所述主体相反的表面上，接触所述第三穿通电极。7.根据权利要求4所述的基板，其中，所述第一导电层图案充当电力或地(PWR/GND)线。8.根据权利要求1所述的基板，其中，所述上绝缘图案和所述下绝缘图案具有基本上相同的厚度。9.一种半导体封装，该半导体封装包括: 主体，其包括彼此相反的第一表面和第二表面，其中，所述主体包括第一膜； 至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指； 上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指的所述至少一个第一布线图案的整体表面，其中，所述上绝缘图案包括第二膜； 下绝缘图案，其设置在所述主体的所述第二表面上，其中，所述下绝缘图案包括另一个第二膜； 半导体芯片，其设置在所述主体的所述第一表面上方； 金属柱，其设置在所述半导体芯片和所述结合指之间； 模制构件，其覆盖所述半导体芯片。10.一种半导体封装，该半导体封装包括: 主体，其包括彼此相反的第一表面和第二表面，其中，所述主体包括第一膜； 至少一个第一布线图案，其设置在所述主体的所述第一表面上，包括结合指； 上绝缘图案，其设置在所述主体的所述第一表面上，覆盖除了所述结合指之外的所述至少一个第一布线图案的整体表面，其中，所述上绝缘图案包括第二膜； 至少一个第二布线图案，其设置在所述主体的所述第二表面上； 下绝缘图案，其设置在所述主体的所述第二表面上，覆盖所述至少一个第二布线图案的一部分并且暴露所述至少一个第二布线图案的其它部分，其中，所述至少一个第二布线图案的被暴露部分充当第二结合指并且所述下绝缘图案包括另一个第二膜； 第一半导体芯片，其设置在所述主体的所述第一表面上； 第一金属柱，其将所述第一半导体芯片联接到所述第一结合指； 第二半导体芯片，其设置在所述主体的所述第二表面上； 第二金属柱，其将所述第二半导体芯片电联接到所述第二结合指； 模制构件，其覆盖所述第一半导体芯片和所述第二半导体芯片中的一个。
【文档编号】H01L23/538GK106057766SQ201510632180
【公开日】2016年10月26日
【申请日】2015年9月29日
【发明人】成基俊
【申请人】爱思开海力士有限公司