沟槽功率器件及利记博彩app

沟槽功率器件及利记博彩app
【专利摘要】本发明揭示了一种沟槽功率器件及利记博彩app。本发明提供的一种沟槽功率器件及利记博彩app，通过在半导体衬底中形成第一沟槽，并将第一阻止层、多晶硅材料层设置于所述第一沟槽中，进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求。
【专利说明】
沟槽功率器件及利记博彩app
技术领域
[0001] 本发明涉及半导体设备领域，特别是涉及一种沟槽功率器件及利记博彩app。
【背景技术】
[0002] 半导体技术中，功率分立器件包括功率M0SFET、大功率晶体管和IGBT等器件。早期 功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大功率、高性能成了 半导体发展的趋势。沟槽工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻 的影响，使元胞尺寸大大缩小，在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽 度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及 相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺 越来越多运用于新型功率器件中。
[0003] 静电放电（Electro Static Discharge，ESD)是一种在两个物体之间的快速电荷 转移现象，在这种现象中伴随有很大电场强度和电流密度，如果不能有效释放此能量，将会 导致器件栅氧击穿，甚至使硅衬底和介质层击穿、烧坏。目前在电路产品中，绝大多数集成 电路中的静电隔离结构都是在硅衬底中通过掺杂硅来实现的，这将占用一定的硅片面积， 但对于器件产品，通常是在多晶硅层(立体空间）实现静电隔离结构，就能够节约一定的面 积，从而节约成本。但是采用多晶硅实现的静电隔离结构，也存在种种弊端。如图1所示为传 统具有静电保护功能的沟槽功率器件结构示意图，整个器件可分为ESD区域、栅极连线区域 和原胞区域。其中，ESD区域中静电隔离结构3就是采用多晶硅掺杂多组P/N相间实现ESD保 护功能。由于静电隔离结构3将会存在很大的电场强度和电流密度，因此需要将静电隔离结 构3和半导体硅衬底1有效隔离开，因此在静电隔离结构下方需要较厚的介质层2隔离，厚度 hi通常需要大于4000A。同时，由于多晶娃本身需要厚度h2通常大于6000人，因此会存在 约IwiI甚至大于ιμπι的台阶差，这种不平坦的结构会使得后续的沉积介质层4的工艺台阶覆 盖不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡 层，使器件结构无法实现，使产品的参数和可靠性不能够满足要求。
[0004] 如何通过优化产品结构、工艺流程降低由于静电隔离结构产生的台阶差，使整个 半导体衬底表面平坦，有效解决由于传统静电隔离结构的不平坦化使后续的沉积工艺台阶 覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀 阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求，是本技术领域人员所 要研究的内容。

【发明内容】

[0005] 本发明的目的在于提供一种沟槽功率器件及利记博彩app，解决由于传统静电隔离结 构所致的半导体衬底表面不平坦而影响后续的沉积工艺台阶覆盖能力，特别是光刻出现匀 胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题。
[0006] 为解决上述技术问题，本发明提供一种沟槽功率器件的利记博彩app，包括：
[0007] 提供半导体衬底；
[0008] 在所述半导体衬底中形成第一沟槽；
[0009] 在所述第一沟槽的底壁和侧壁以及所述半导体衬底表面形成第一阻止层；
[0010] 刻蚀所述第一阻止层和半导体衬底形成第二沟槽和第三沟槽，并去除所述第一阻 止层位于半导体表面上所述第二沟槽和第三沟槽所在区域的部分，所述第一沟槽的深度小 于所述第二沟槽及第三沟槽的深度；
[0011] 在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽 的底壁和侧壁上生长栅介电层；
[0012] 形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；
[0013] 进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和填充材料 层，且所述栅介电层、第一阻止层和填充材料层的上表面齐平；
[0014] 在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；
[0015] 在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区， 在所述第一沟槽内的填充材料层中形成第一掺杂区；
[0016] 在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区和第二掺杂 区间隔分布，且掺杂类型不同，形成静电隔离结构；
[0017] 在所述半导体衬底上形成介质层；
[0018] 刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一掺杂区 中、第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及
[0019] 在所述接触孔底部形成P型区。
[0020] 可选的，对于所述的沟槽功率器件的利记博彩app，所述第一沟槽的深度为 4000人-丨2000A，宽度为Iym-IOwn，所述第二沟槽的深度为1_-3.5μπι，宽度为0.5μπι-2μπι， 所述第三沟槽的深度为lMi-3.5μηι，宽度为0.1μηι-0.6μηι。
[0021] 可选的，对于所述的沟槽功率器件的利记博彩app，所述第一阻止层的材料为二氧化 硅、氮化硅、氮氧化硅的一种或多种组合。
[0022] 可选的，对于所述的沟槽功率器件的利记博彩app，所述第一阻止层的厚度为 1Q_-8000A。
[0023] 可选的，对于所述的沟槽功率器件的利记博彩app，所述填充材料层的厚度为0.3μπι-1 μηι〇
[0024] 可选的，对于所述的沟槽功率器件的利记博彩app，在形成第二沟槽和第三沟槽之后， 在生长栅介电层之前，还包括：
[0025]在所述第二沟槽和第三沟槽的侧壁和底壁形成第一氧化层；
[0026]去除所述第一氧化层。
[0027] 可选的，对于所述的沟槽功率器件的利记博彩app，在形成填充材料层并填充满所述 第一沟槽、第二沟槽及第三沟槽之后，在进行平坦化之前，还包括：
[0028] 形成第二阻止层，所述第二阻止层覆盖第一沟槽所在区域的填充材料层，暴露出 第二沟槽及第三沟槽所在区域；
[0029]对所述第二沟槽和第三沟槽内的填充材料层进行掺杂。
[0030]可选的，对于所述的沟槽功率器件的利记博彩app，所述第二阻止层的材料为二氧化 硅、氮化硅、氮氧化硅的一种或多种组合。
[0031] 可选的，对于所述的沟槽功率器件的利记博彩app，所述第二阻止层的厚度为 3000A-6000A。
[0032] 可选的，对于所述的沟槽功率器件的利记博彩app，所述进行平坦化包括：
[0033]去除所述第二阻止层；
[0034] 去除半导体衬底表面的填充材料层，暴露出栅介电层，并减薄所述第一阻止层至 与栅介电层齐平。
[0035] 可选的，对于所述的沟槽功率器件的利记博彩app，采用湿法工艺去除所述第二阻止 层。
[0036] 可选的，对于所述的沟槽功率器件的利记博彩app，采用化学机械研磨工艺或回刻工 艺去除所述填充材料层。
[0037] 可选的，对于所述的沟槽功率器件的利记博彩app，所述第一掺杂区和第二掺杂区穿 透所述第一沟槽内的填充材料层。
[0038] 可选的，对于所述的沟槽功率器件的利记博彩app，所述介质层的材质为二氧化硅、氮 化硅、氮氧化硅、多晶硅的一种或多种组合。
[0039] 可选的，对于所述的沟槽功率器件的利记博彩app，所述接触孔位于所述半导体衬底 中的深度为〇. Ium-0.8μηι。
[0040] 可选的，对于所述的沟槽功率器件的利记博彩app，在所述接触孔底部形成P型区之 后，还包括：
[0041] 在所述半导体衬底上形成金属层，所述金属层填充所述接触孔;以及 [0042]在所述金属层上形成钝化层。
[0043] 本发明还提供一种沟槽功率器件，包括：
[0044] 半导体衬底；
[0045] 位于所述半导体衬底中的第一沟槽、第二沟槽及第三沟槽，所述第一沟槽的深度 小于所述第二沟槽及第三沟槽的深度；
[0046] 位于所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁的 第一阻止层；
[0047]位于所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟 槽的底壁和侧壁上的栅介电层；
[0048]位于第一沟槽、第二沟槽及第三沟槽中的填充材料层，且所述栅介电层、第一阻止 层和填充材料层的上表面齐平；
[0049] 位于所述第一沟槽内的填充材料层中的第一掺杂区和第二掺杂区，所述第一掺杂 区和第二掺杂区间隔分布，且掺杂类型不同，共同作为静电隔离结构；
[0050] 位于所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧的P阱；
[0051] 位于所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上的N型区；
[0052] 位于所述半导体衬底上的介质层；
[0053] 接触孔，所述接触孔贯穿所述介质层并分别延伸至第一沟槽的第一掺杂区中、第 二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及
[0054]位于所述接触孔底部的P型区。
[0055] 可选的，对于所述的沟槽功率器件，所述第一沟槽的深度为4000.A-12000A，宽度 为ΙμL?-ΙΟμπι，所述第二沟槽的深度为1μηι-3 · 5μηι，宽度为0 · 5μηι-2μηι，所述第三沟槽的深度为 1μηι-3 · 5μηι，宽度为0 · 1μηι-0 · 6μηι
[0056] 可选的，对于所述的沟槽功率器件，所述第一阻止层的材料为二氧化硅、氮化硅、 氮氧化硅的一种或多种组合。
[0057] 可选的，对于所述的沟槽功率器件，所述第一阻止层的厚度为ι〇〇〇Α-8000/\。
[0058] 可选的，对于所述的沟槽功率器件，所述填充材料层的厚度为0.3μπι-1μπι。
[0059] 可选的，对于所述的沟槽功率器件，所述第一掺杂区和第二掺杂区穿透所述第一 沟槽内的填充材料层。
[0060] 可选的，对于所述的沟槽功率器件，所述介质层的材质为二氧化硅、氮化硅、氮氧 化硅、多晶硅的一种或多种组合。
[0061] 可选的，对于所述的沟槽功率器件，所述接触孔位于所述半导体衬底中的深度为 0· 1μπι-〇·8μπι〇
[0062] 可选的，对于所述的沟槽功率器件，还包括：
[0063] 位于所述半导体衬底上的金属层，所述金属层填充所述接触孔;以及 [0064]位于所述金属层上的钝化层。
[0065] 与现有技术相比，本发明提供的一种沟槽功率器件及利记博彩app，通过在半导体衬 底中形成第一沟槽，并将第一阻止层、多晶硅材料层设置于所述第一沟槽中，进而实现了静 电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使 得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶 覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀 阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求。
【附图说明】
[0066] 图1为现有技术中沟槽功率器件的结构示意图；
[0067] 图2为本发明一实施例中的沟槽功率器件利记博彩app的流程图；
[0068]图3-13为本发明实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。
【具体实施方式】
[0069] 下面将结合示意图对本发明的沟槽功率器件及利记博彩app进行更详细的描述，其中 表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍 然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道， 而并不作为对本发明的限制。
[0070] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0071] 本发明提供一种沟槽功率器件及利记博彩app，所述沟槽功率器件的利记博彩app包括：
[0072] 步骤Sll、提供半导体衬底；
[0073] 步骤S12、在所述半导体衬底中形成第一沟槽；
[0074]步骤S13、在所述第一沟槽的底壁和侧壁以及所述半导体衬底表面形成第一阻止 层；
[0075]步骤S14、刻蚀所述第一阻止层和半导体衬底形成第二沟槽和第三沟槽，并去除所 述第一阻止层位于半导体衬底上所述第二沟槽和第三沟槽所在区域的部分，所述第一沟槽 的深度小于所述第二沟槽及第三沟槽的深度；
[0076]步骤S15、在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和 第三沟槽的底壁和侧壁上生长栅介电层；
[0077]步骤S16、形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；
[0078]步骤S17、进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和 填充材料层，且所述栅介电层、第一阻止层和填充材料层的上表面齐平；
[0079]步骤S18、在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；
[0080]步骤S19、在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形 成N型区，在所述第一沟槽内的填充材料层中形成第一掺杂区；
[0081] 步骤S20、在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区和 第二掺杂区间隔分布，且掺杂类型不同，形成静电隔离结构；
[0082] 步骤S21、在所述半导体衬底上形成介质层；
[0083] 步骤S22、刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一 掺杂区中、第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及
[0084] 步骤S23、在所述接触孔底部形成P型区。
[0085] 下面请结合图2及图3-13对本发明的沟槽功率器件及利记博彩app进行详细介绍。其 中图2为本发明一实施例中的沟槽功率器件利记博彩app的流程图；图3-13为本发明实施例一 实施例中的沟槽功率器件的制作过程中的结构示意图。
[0086] 首先，执行步骤Sll，如图3所示，提供半导体衬底10。所述半导体衬底10可以是硅 衬底、锗硅衬底、m-v族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底， 本实施例中米用的是娃衬底。更具体地，本实施例中米用的娃衬底可以形成有MOS场效应晶 体管、IGBT绝缘栅场效应晶体管、肖特基等半导体器件。
[0087] 具体的，在本步骤Sll中，所述具有特定掺杂类型的半导体衬底，指的是根据产品 特性掺杂一定杂质量的N型和P型半导体衬底。
[0088] 接着，执行步骤S12,在所述半导体衬底10中形成第一沟槽11a。请继续参考图3,可 以是在所述半导体衬底10上采用干法刻蚀刻蚀硅，形成具有一定深度h3的台阶差，获得所 述第一沟槽11 a。这一深度h 3可以是4000:人-12:00Q人。在本发明中，形成的所述第一沟槽 Ila目的是为了将之后的静电隔离结构制作在该第一沟槽Ila中。所述第一沟槽Ila的宽度 可以为1μπι-10μηι。
[0089] 接着，执行步骤S13,在所述第一沟槽Ila的底壁和侧壁以及所述半导体衬底10表 面形成第一阻止层11。在本发明实施例中，所述第一阻止层11的材料为二氧化硅、氮化硅、 氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅、等材料的一种或多种组合。
[0090] 具体的，在本步骤S13中，本实施例所述第一阻止层21的材料选择为氧化硅，厚度 为 Ι000Α-8000Α。
[0091]然后，执行步骤S14,请继续参考图4,刻蚀所述第一阻止层11和半导体衬底10形成 第二沟槽Ilb和第三沟槽11c，并去除所述第一阻止层11位于半导体衬底上所述第二沟槽 Ilb和第三沟槽Ilc所在区域的部分，所述第一沟槽Ila的深度小于所述第二沟槽Ilb及第三 沟槽IIc的深度。具体的，本次刻蚀可以采用干法刻蚀进行，在光刻后打开的窗口的基础上， 依次刻蚀第一阻止层11和半导体衬底10,从而形成第二沟槽Ilb和第三沟槽11c。
[0092] 具体的，所述第二沟槽Ilb和第三沟槽lie的深度为1μπι-3.5μπι，所述第二沟槽Ilb 的宽度为〇. 5μπι-2μπι，所述第三沟槽11c的宽度为0 . Ιμπι-0.6μπι。其中，所述第二沟槽I Ib为栅 极引线区，所述第三沟槽lie为原胞区域。
[0093] 具体的，在本实施例中，去除所述第一沟槽Ila所在区域之外的半导体衬底10表面 的第一阻止层11(即所述第一阻止层11位于半导体衬底上所述第二沟槽Ilb和第三沟槽lie 所在区域的部分)可以是采用的较稀的BOE腐蚀液来完成。
[0094]然后，执行步骤S141，较佳的，在1000°C-1200°C温度范围内执行高温牺牲氧化，对 所述第二沟槽I ib和第三沟槽I ic的底壁和侧壁进行高温修复，产生约丨oA-丨〇〇〇〇 A厚度的 第一氧化层，然后采用较稀的BOE腐蚀液漂洗去除所述第一氧化层。
[0095] 然后，执行步骤S15，请继续参考图5，在所述第二沟槽I Ib及第三沟槽I Ic所在区域 的半导体衬底10表面及所述第二沟槽Ilb及第三沟槽lie的侧壁和底壁上生长栅介电层12。 所述栅介电层12的生长可以采用掺氯氧化来完成，温度范围为1000°C-120(TC，所述栅介电 层12的厚度范围为5〇/\-5000A,较佳的，当栅介电层12的厚度为200A-600A时，可以作 为后续注入的掩蔽层使用(栅介电层12的厚度关系到Vth\Qg等多项参数，其厚度根据产品 特性来定，因此本领域技术人员可以依据实际需要设定栅介电层12的厚度）。
[0096] 然后，执行步骤S16,请参考图6,形成填充材料层13并填充满所述第一沟槽11a、第 二沟槽I Ib及第三沟槽I Ic。较佳的，所述填充材料层13的材料选择为不掺杂多晶硅，即未掺 杂任何P或N型杂质的的多晶硅。本步骤主要考虑的是因为静电隔离结构需要通过在隔离材 料层13上进行较精确的区域性注入，实现ESD隔离功能，如果沉积的过程中存在掺杂，则后 续调整静电隔离结构的P型和N型的浓度存在较大的不确定性，会对静电隔离结构的功能产 生影响。
[0097] 具体的，在步骤S16中，所述沉积的不掺杂多晶，其厚度由于需要具备承受ESD耐压 释放能力，通常需要厚于3000A，例如〇·3μπι-1μπι。
[0098] 然后，请参考图7,执行步骤S161，形成第二阻止层14,所述第二阻止层14覆盖第一 沟槽I Ia所在区域的填充材料层13，暴露出第二沟槽I Ib及第三沟槽I Ic所在区域。
[0099] 具体的，可以是先在整个半导体衬底10上形成第二阻止层14,然后进行光刻刻蚀 去除第一沟槽Ila所在区域之外的第二阻止层。
[0100] 可选的，所述第二阻止层14的材料为二氧化硅、氮化硅、氮氧化硅等材料，或为所 述氧化硅、氮化硅、氮氧化硅、等材料的一种或多种组合。具体的，本实施例所述第二阻止层 14的材料为氧化硅，厚度为3 〇〇〇 A-6000A。
[0101] 之后，执行步骤S162,对所述第二沟槽Ilb和第三沟槽lie内的填充材料层13进行 掺杂。具体的，可以是采用磷预沉积的方式进行掺杂。保留的第二阻止层14则起着防止第一 沟槽I Ia中的填充材料层13不被掺杂到。
[0102]之后，执行步骤S17,请参考图8,进行平坦化，使得所述半导体衬底10表面裸露出 栅介电层12、第一阻止层11和填充材料层13,且所述栅介电层12、第一阻止层11和填充材料 层13的上表面齐平。具体的，本步骤包括依次去除所述半导体衬底10表面上的第二阻止层 14、填充材料层13、部分第一阻止层11，使半导体衬底10表面裸露出栅介电层12、第一阻止 层11和填充材料层13,且所述栅介电层12、第一阻止层11和填充材料层13上表面齐平。
[0103] 所述第二阻止层14的去除通常可以采用湿法工艺进行。
[0104] 所述填充材料层13的去除通常可以采用化学机械研磨工艺(CMP)，也可以采用回 刻工艺，使沟槽中填充材料层13和半导体衬底10表面上的栅介电层12齐平。
[0105] 并且，可以先采用CMP工艺将第一沟槽Ila所在区域的填充材料层研磨至与第一阻 止层11齐平，再干法刻蚀裸露出的第一阻止层11至栅介电层12的厚度，接着再用CMP工艺将 第一沟槽Ila中凸起的填充材料层13研磨至栅介电层12和第一阻止层11所在平面，以使得 获得的整个结构上表面齐平。
[0106] 由图8可见，经过平坦化后，第一沟槽中形成静电隔离层15a，第二沟槽中形成栅极 材料层15b，第三沟槽中形成栅极材料层15c。
[0107] 之后，执行步骤S18,如图9所示，在所述半导体衬底10中第一沟槽11a、第二沟槽 Ilb和第三沟槽Ilc两侧形成P阱16。具体的，可以进行第一次离子注入和退火，在所述半导 体衬底10中第一沟槽11a、第二沟槽Ilb及第三沟槽Ilc两侧形成P阱16。
[0108] 本步骤S18中，所述第一次离子注入和退火为采用硼离子注入，注入能量为60KeV_ 150Kev，注入剂量 lE13/cm2-lE14/cm2,退火温度为 1000°C-1200°C。
[0109] 由于所述P阱16的注入浓度相对填充材料层13的掺杂需要的较淡，因此可以整片 直接注入。
[0110] 具体的，需要保留下来的栅介电层12和第一阻止层11在半导体衬底10表面上的厚 度一致，并且如果厚度大于800A将会使注入原子不容易穿透，可以漂尽后重新生长专门用 于注入掩蔽的氧化层。
[0111] 更具体的，如果保留下来的栅介电层12和第一阻止层11在半导体衬底10表面上的 厚度小于200A,作为注入掩蔽的效果将不佳，因此，保留下来的栅介电层12和第一阻止层 11在半导体衬底1 〇表面上的厚度应该在2〇〇/\-600
[0112] 之后，执行步骤S19,请参考图10,在所述半导体衬底10中第一沟槽11a、第二沟槽 Ilb及第三沟槽Ilc两侧所述P阱16上形成N型区17a，在所述第一沟槽Ila内的填充材料层13 中形成第一掺杂区17b。具体的，可以进行第二次离子注入，在所述半导体衬底10中第一沟 槽I la、第二沟槽I Ib及第三沟槽I Ic两侧形成N型区17a，在所述第一沟槽I Ia内的填充材料 层中形成第一掺杂区17b，所述N型区17a的结深深度小于所述P阱16的深度，所述第一掺杂 区17b穿透所述第一沟槽Ila内的填充材料层13。
[0113] 通常实际工艺中，器件的N型区17a和静电隔离结构的第一掺杂区17b的注入剂量 相差不大，可以通过设计调整静电隔离结构的第一掺杂区17b的宽度和数量，使N型区17a和 静电隔离结构的第一掺杂区17b的注入同时加工，减少光刻、注入加工成本。
[0114] 所述第二次离子注入为采用磷离子注入，注入能量为60KeV-150KeV，注入剂量 lE14/cm2-lE16/cm2。
[0115] 由步骤S18和步骤S19的注入剂量可知，形成的N型区17a的掺杂浓度大于P阱16的 掺杂浓度，因此所述N型区17a即为N型重掺杂区。
[0116] 之后，执行步骤S20,如图11所示，在所述第一沟槽内Ila的填充材料层13中形成第 二掺杂区18,所述第一掺杂区17b和第二掺杂区18间隔分布，且掺杂类型不同，形成静电隔 离结构。具体的，可以进行第三次离子注入，在所述第一沟槽Ila内的填充材料层13中形成 第二掺杂区18,所述第一掺杂区17b和第二掺杂区18间隔分布，所述第二掺杂区18穿透所述 第一沟槽I Ia内的填充材料层13，形成静电隔离结构。
[0117] 所述第三次离子注入为采用硼离子注入，注入能量为60KeV-150KeV，注入剂量 lE14/cm2-lE16/cm2。
[0118] 具体的，在本步骤S20中，所述静电隔离结构的第一掺杂区17b和第二掺杂区18,需 要根据静电隔离结构的P/N间距和个数，做N和P注入能量、剂量的匹配，只有静电隔离结构 的P/N间距和个数，N和P注入能量、剂量的匹配好且余量充足的情况下，才能实现最佳的ESD 表现能力，充分利用静电隔离结构的面积，减少芯片面积。
[0119] 更具体的，在相同的ESD设计和工艺条件下，静电隔离结构面积越大，N/P的对数越 多，其静电隔离结构的耐压越大，通常ESD能力越强；
[0120] 更具体的，ESD测试通常需要大于2000V，在特殊结构里会要求大于4000V甚至 6000V以上，此时ESD的设计、工艺优化显得尤为重要。
[0121] 之后，还可以继续执行步骤S21，请参考图12,在所述半导体衬底10上形成介质层 19。具体的，可以采用沉积工艺形成所述介质层19并做回流退火。所述回流退火的过程优化 介质层19在形成时的平坦化过程，同时也是对前面第一掺杂区17b和第二掺杂区18注入，以 及N型区17a的注入的退火激活过程。所述回流退火温度为800°C-1000°C。
[0122] 继续执行步骤S22,请继续参考图12,刻蚀所述介质层19以形成接触孔19a，19b和 19c，所述接触孔19a，19b和19c分别延伸至第一沟槽Ila的第一掺杂区17b中、第二沟槽Ilb 的填充材料层13中及第三沟槽Ilc一侧的P讲16中。所述接触孔19a，19b和19c位于半导体衬 底I 〇中的深度h4等于N型区17a退火后的深度，其深度0.1μπι-0.8μπι。
[0123] 继续执行步骤S23,如图12所示，在所述接触孔19a，19b和19c底部形成P型区21d。 具体的，进行第四次离子注入和退火，形成所述P型区19d。所述第四次离子注入为注入元素 BI 1或BF2，也可以是先注BI 1再注BF2。
[0124] 具体的，在步骤S23中，注入能量为20KeV-100KeV，注入剂量为lE14/cm2-lE16/cm 2， 例如可以采用零度角注入。在注入后，可选择炉管或快速退火（RTA)，退火温度为500°C-1000 tCo
[0125] 继续执行步骤S24，请参考图13，在所述半导体衬底10上形成金属层20，所述金属 层20填充所述接触孔19a，19b和19c并与所述P型区19d相接触。具体的，所述沉积的金属层 22可以为含钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝(Al)、硅化铝(AlSi)、铜硅铝合 金(AlSiCu)、铜(Cu)或镍(Ni)等金属或化合物材质。具体的，所述金属层20可以是采用干法 刻蚀后形成的金属连线。
[0126] 进一步的，当步骤S24完成后，已经实现器件的金属化，可以根据产品的需要增加 钝化层保护，完成器件正面结构的加工；
[0127] 更进一步的，当正面结构完成后，经过减薄、背金、划片等一系列后道工艺完成器 件的最终实现。
[0128] 下面请结合图3-图13,可见本发明提供的沟槽功率器件，包括：
[0129] 半导体衬底1〇;
[0130] 位于所述半导体衬底10中第一沟槽11a、第二沟槽Ilb及第三沟槽11c;，所述第一 沟槽I Ia的深度小于所述第二沟槽I Ib及第三沟槽I Ic的深度较佳的，所述第一沟槽I Ia的深 度为4000A-12000A,宽度为1μπι-1〇Μ?，所述第二沟槽I Ib的深度为ΙμL?-3.5μπι，宽度为0.5 μηι-2μηι，所述第三沟槽11 c的深度为ΙμL?-3.5μηι，宽度为0.1μηι-0.6μηι;
[0131] 位于所述第一沟槽Ila所在区域的半导体衬底10表面及所述第一沟槽Ila的底壁 和侧壁的第一阻止层11，较佳的，所述第一阻止层11的材料为二氧化硅、氮化硅、氮氧化硅 的一种或组合，所述第一阻止层11位于所述第一沟槽Iia底壁的厚度为丨000Α-20000入；
[0132] 位于所述第二沟槽Ilb和第三沟槽Ilc所在区域的半导体衬底10表面及第二沟槽 I Ib和第三沟槽11 c的底壁和侧壁上的栅介电层12 ;较佳的，所述栅介电层12的厚度为 50Α-5000Α;
[0133] 位于第一沟槽lla、第二沟槽Ilb及第三沟槽Ilc中的填充材料层13,且所述栅介电 层12、第一阻止层11和填充材料层13的上表面齐平，所述填充材料层13的厚度为0.3μπι-1μ m；
[0134] 位于所述第一沟槽内Ila的填充材料层13中的第一掺杂区17b和第二掺杂区18,所 述第一掺杂区17b和第二掺杂区18间隔分布，且掺杂类型不同，共同作为静电隔离结构；
[0135] 位于所述半导体衬底10中第一沟槽11a、第二沟槽Ilb和第三沟槽Ilc两侧的P阱 16；
[0136] 位于所述半导体衬底10中第一沟槽11a、第二沟槽Ilb和第三沟槽Ilc两侧所述P阱 16上的N型区17a;所述N型区17a的结深深度小于所述P阱16的深度；
[0137] 位于所述半导体衬底10上的介质层19;
[0138] 接触孔19a，19b和19c，所述接触孔19a，19b和19c贯穿所述介质层19并分别延伸至 第一沟槽Ila中的第一掺杂区17b中、第二沟槽Ilb中的填充材料层13中及第三沟槽Ilc一侧 的P讲16中，所述接触孔19a，19b和19c位于所述半导体衬底10中的深度等于N型区17a退火 后的深度，其深度〇. Iwn-0.8μηι;
[0139] 位于所述接触孔19a，19b和19c底部的P型区19d;
[0140] 金属层20,所述金属层20填充所述接触孔19a，19b和19c并与所述P型区19d相接 触;较佳的，所述金属层20的材料为钛、氮化钛、硅化钛、钨、铝、硅化铝、铜硅铝合金、铜或镍 等金属或金属的化合物；以及 [0141]位于所述金属层20上的钝化层。
[0142]由此，本发明提供的一种沟槽功率器件及利记博彩app，通过提供半导体衬底;在所述 半导体衬底中形成第一沟槽;在所述第一沟槽的底壁和侧壁以及所述半导体衬底表面形成 第一阻止层;刻蚀所述第一阻止层和半导体衬底形成第二沟槽和第三沟槽，并去除所述第 一阻止层位于半导体表面上所述第二沟槽和第三沟槽所在区域的部分，所述第一沟槽的深 度小于所述第二沟槽及第三沟槽的深度;在所述第二沟槽和第三沟槽所在区域的半导体衬 底表面及第二沟槽和第三沟槽的底壁和侧壁上生长栅介电层;形成填充材料层并填充满所 述第一沟槽、第二沟槽及第三沟槽;进行平坦化，使得所述半导体衬底表面裸露出栅介电 层、第一阻止层和填充材料层，且所述栅介电层、第一阻止层和填充材料层的上表面齐平； 在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱;在所述半导体衬底中第 一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区，在所述第一沟槽内的填充材料层 中形成第一掺杂区；在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区 和第二掺杂区间隔分布，且掺杂类型不同，形成静电隔离结构;在所述半导体衬底上形成介 质层;刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一掺杂区中、第 二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及在所述接触孔底部形成P型区。进而 实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽 的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉 积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有 效作为刻蚀阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求。
[0143] 进一步的，本发明的一种沟槽功率器件结构及利记博彩app，可以运用在包括但不限 于CMOS、BCD、功率MOSFET、大功率晶体管、IGBT和肖特基等产品中。
[0144] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1. 一种沟槽功率器件的利记博彩app，包括： 提供半导体衬底； 在所述半导体衬底中形成第一沟槽； 在所述第一沟槽的底壁和侧壁以及所述半导体衬底表面形成第一阻止层； 刻蚀所述第一阻止层和半导体衬底形成第二沟槽和第三沟槽，并去除所述第一阻止层 位于半导体表面上所述第二沟槽和第三沟槽所在区域的部分，所述第一沟槽的深度小于所 述第二沟槽及第三沟槽的深度； 在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的底 壁和侧壁上生长栅介电层； 形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽； 进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和填充材料层，且 所述栅介电层、第一阻止层和填充材料层的上表面齐平； 在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱； 在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区，在所 述第一沟槽内的填充材料层中形成第一掺杂区； 在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区和第二掺杂区间 隔分布，且掺杂类型不同，形成静电隔离结构； 在所述半导体衬底上形成介质层； 刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一掺杂区中、第 二沟槽的填充材料层中及第三沟槽一侧的p阱中；以及 在所述接触孔底部形成P型区。2. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，所述第一沟槽的深度为 4_QA-120(KLi，宽度为所述第二沟槽的深度为lwn-3.5μηι，宽度为0.5μηι-2μηι， 所述第三沟槽的深度为lwn-3.5μηι，宽度为0.1μηι-0.6μηι。3. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，所述第一阻止层的材料 为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。4. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，所述第一阻止层的厚 度为 1000Α-8000Α。5. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，所述填充材料层的厚度 为Ο·3ym-lym。6. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，在形成第二沟槽和第三 沟槽之后，在生长栅介电层之前，还包括： 在所述第二沟槽和第三沟槽的侧壁和底壁形成第一氧化层； 去除所述第一氧化层。7. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，在形成填充材料层并填 充满所述第一沟槽、第二沟槽及第三沟槽之后，在进行平坦化之前，还包括： 形成第二阻止层，所述第二阻止层覆盖第一沟槽所在区域的填充材料层，暴露出第二 沟槽及第三沟槽所在区域； 对所述第二沟槽和第三沟槽内的填充材料层进行掺杂。8. 如权利要求7所述的沟槽功率器件的利记博彩app，其特征在于，所述第二阻止层的材料 为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。9. 如权利要求7所述的沟槽功率器件的利记博彩app，其特征在于，所述第二阻止层的厚度 为3000A-6000A。10. 如权利要求7所述的沟槽功率器件的利记博彩app，其特征在于，所述进行平坦化包括： 去除所述第二阻止层； 去除半导体衬底表面的填充材料层，暴露出栅介电层，并减薄所述第一阻止层至与栅 介电层齐平。11. 如权利要求10所述的沟槽功率器件的利记博彩app，其特征在于，采用湿法工艺去除所 述第二阻止层。12. 如权利要求10所述的沟槽功率器件的利记博彩app，其特征在于，采用化学机械研磨工 艺或回刻工艺去除所述填充材料层。13. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，所述第一掺杂区和第 二掺杂区穿透所述第一沟槽内的填充材料层。14. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，所述介质层的材质为 二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。15. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，所述接触孔位于所述 半导体衬底中的深度为〇· 1μηι-〇·8μηι。16. 如权利要求1所述的沟槽功率器件的利记博彩app，其特征在于，在所述接触孔底部形 成Ρ型区之后，还包括： 在所述半导体衬底上形成金属层，所述金属层填充所述接触孔；以及 在所述金属层上形成钝化层。17. -种沟槽功率器件，包括： 半导体衬底； 位于所述半导体衬底中的第一沟槽、第二沟槽及第三沟槽，所述第一沟槽的深度小于 所述第二沟槽及第三沟槽的深度； 位于所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁的第一 阻止层； 位于所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的 底壁和侧壁上的栅介电层； 位于第一沟槽、第二沟槽及第三沟槽中的填充材料层，且所述栅介电层、第一阻止层和 填充材料层的上表面齐平； 位于所述第一沟槽内的填充材料层中的第一掺杂区和第二掺杂区，所述第一掺杂区和 第二掺杂区间隔分布，且掺杂类型不同，共同作为静电隔离结构； 位于所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧的Ρ阱； 位于所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述Ρ阱上的Ν型区； 位于所述半导体衬底上的介质层； 接触孔，所述接触孔贯穿所述介质层并分别延伸至第一沟槽的第一掺杂区中、第二沟 槽的填充材料层中及第三沟槽一侧的P阱中；以及 位于所述接触孔底部的P型区。18. 如权利要求17所述的沟槽功率器件，其特征在于，所述第一沟槽的深度为 4000A-丨2000A，宽度为Ιμπι-ΙΟμπι，所述第二沟槽的深度为ΙμL?-3.5μL?，宽度为0.5μηι-2μηι， 所述第三沟槽的深度为lwn-3.5μηι，宽度为0.1μηι-0.6μηι。19. 如权利要求17所述的沟槽功率器件，其特征在于，所述第一阻止层的材料为二氧化 硅、氮化硅、氮氧化硅的一种或多种组合。20. 如权利要求17所述的沟槽功率器件，其特征在于，所述第一阻止层的厚度为 100()Α-800〇Α〇21. 如权利要求17所述的沟槽功率器件，其特征在于，所述填充材料层的厚度为0.3μπι-Ιμπ?ο22. 如权利要求17所述的沟槽功率器件，其特征在于，所述第一掺杂区和第二掺杂区穿 透所述第一沟槽内的填充材料层。23. 如权利要求17所述的沟槽功率器件，其特征在于，所述介质层的材质为二氧化硅、 氮化硅、氮氧化硅、多晶硅的一种或多种组合。24. 如权利要求17所述的沟槽功率器件，其特征在于，所述接触孔位于所述半导体衬底 中的深度为〇. lMi-0.8μηι。25. 如权利要求17所述的沟槽功率器件，其特征在于，还包括： 位于所述半导体衬底上的金属层，所述金属层填充所述接触孔；以及 位于所述金属层上的钝化层。
【文档编号】H01L21/336GK106057681SQ201610555402
【公开日】2016年10月26日
【申请日】2016年7月12日
【发明人】杨彦涛, 赵金波, 陈琛, 梅良波, 彭博威
【申请人】杭州士兰集成电路有限公司