利用转动式双宽深比截留法减少缺陷的利记博彩app
【专利摘要】所揭露的是一种用于制造具有更低缺陷密度的异质磊晶生长晶格不匹配半导体层的结构及方法。使用第一ART沉积程序，在下沟槽中晶格不匹配结晶基板的上表面上磊晶生长第一半导体层。接着，沿着水平平面将该结构转动90°，并且使用第二ART沉积程序，在上沟槽中第一半导体层的上表面上磊晶生长第二半导体层。如此，使得第二半导体层的上部分实质没有磊晶缺陷。
【专利说明】
利用转动式双宽深比截留法减少缺陷
技术领域
[0001]本发明的具体实施例大体上是关于半导体装置，并且更尤指使用转动式双宽深比截留(ART)程序在半导体基板上异质磊晶生长的材料中降低缺陷密度的结构及方法。
【背景技术】
[0002]在先进的互补式金属氧化物半导体(CMOS)技术中，晶格不匹配层(S卩:硅上锗、硅上111-￥族化合物、锗上111-￥族化合物)的异质嘉晶生长(116七61'06口;^31丨31 growth)具有实务应用。然而，使用习用的制造方法将锗或II1-V族化合物整合到由硅及/或其它结晶介电材料所制成的习知基板有挑战性，这是因为两种材料的结晶晶格结构之间的不匹配可能导致产生的磊晶结构中形成高缺陷。晶格不匹配生成错位(dislocat1n)，该等错位是在晶体结构的生长期间所形成的结晶缺陷，最终影响所制造的结晶结构的特性。
[0003]—种用以减少磊晶生长结晶结构中错位的习知方法是宽深比截留法(aspectrat1 trapping，ART)。ART是一种在沟槽中生长晶格不匹配半导体结构的嘉晶沉积程序，藉此得以在沟槽底部截留磊晶缺陷。然而，即使用了 ART程序，相当大量的缺陷仍可能顺着平行于沟槽的方向传播至磊晶的表面，其中这些缺陷影响磊晶生长结晶结构的品质。
【发明内容】
[0004]根据一具体实施例，提供一种减少半导体层中结晶缺陷的方法。本方法可包括:进行第一宽深比截留(ART)程序以在基板上形成第一半导体层，其中，该第一半导体层具有与第一介电层接触的侧壁，并且其中，该第一介电层具有顺着第一方向纵向延展的长度；以及进行第二ART程序以在该第一半导体层上形成第二半导体层，其中，该第二半导体层具有与第二介电层接触的侧壁，并且其中，该第二介电层具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。
[0005]根据另一具体实施例，提供一种减少半导体层中结晶缺陷的方法。本方法可包括:在基板上形成第一介电层;在该第一介电层中形成下沟槽，其中，该下沟槽使该基板的上表面曝露，并且其中，该下沟槽具有顺着第一方向纵向延展的长度;使用第一高宽深比截留(ART)程序在该下沟槽中形成第一半导体层，其中，该第一半导体层具有与该第一介电层的上表面实质齐平的上表面;在该第一半导体层及该第一介电层上形成第二介电层;在该第二介电层中形成上沟槽，其中，该上沟槽使该第一半导体层的该上表面及该第一介电层的该上表面曝露，并且其中，该上沟槽具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向；以及使用第二高宽深比截留(ART)程序在该上沟槽中形成第二半导体层，其中，该第二半导体层具有与该第二介电层的上表面实质齐平的上表面。
[0006]根据另一具体实施例，提供一种减少半导体层中结晶缺陷的结构。该结构可包括:基板;第一半导体层，位在该基板上，其中，该第一半导体层具有顺着第一方向纵向延展的长度;第一介电层，位在该基板上相邻于并且接触该第一半导体层，其中，该第一介电层具有顺着第一方向纵向延展的长度；以及第二半导体层，位在该第一半导体层及该第一介电层上，其中，该第二半导体层具有比该第一半导体层的结晶结构小大约1%而不匹配的结晶晶格结构，并且其中，该第二半导体层具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。
【附图说明】
[0007]以下详细说明是以实施例的方式描述，而且用意不在于仅将本发明局限于此，搭配附图将会最容易领会以下的详细说明，附图中可能未显示所有结构。
[0008]图1A为俯视图而图1B为截面图，根据本发明的一具体实施例，两图绘示基板上所沉积第一介电层的初步结构。
[0009]图2A为俯视图而图2B为截面图，根据本发明的一具体实施例，两图绘示图案化第一介电层。
[00?0]图3A为俯视图而图3B为截面图，根据本发明的一具体实施例，两图绘不嘉晶生长第一半导体层。
[0011]图4A为俯视图而图4B为截面图，根据本发明的一具体实施例，两图绘示形成第二介电层。
[0012]图5A为俯视图而图5B为截面图，根据本发明的一具体实施例，两图绘示图案化第二介电层。
[0013]图6A为俯视图而图6B为截面图，根据本发明的一具体实施例，两图绘不嘉晶生长第二半导体层。
[0014]图7A为俯视图而图7B为截面图，根据本发明的一具体实施例，两图绘示移除第二介电层的上部分。
[0015]该等图式不一定有按照比例。该等图式仅为示意图，用意不在于描述本发明的特定参数。该等图式用意仅在于绘示本发明的典型具体实施例。在图式中，相似的符号代表相似的元件。
【具体实施方式】
[0016]本文中揭露的是权利要求书中的结构及方法的详细具体实施例；然而，可了解的是，权利要求书中的结构及方法可用各种形式来体现，揭露的具体实施例仅具有说明性质。然而，本发明可用许多不同形式来体现，而且不应视为局限于本文中所提的例示性具体实施例。反而，提供这些例示性具体实施例是要本揭露透彻且完整，并且传达本发明的范畴予所属技术领域中具有通常知识者。
[0017]在以下说明中，为了能够透彻了解本发明，提供许多特定细节，例如:特定结构、组件、材料、尺寸、处理步骤及技术。然而，所属技术领域中具有通常知识者将领会的是，无这些特定细节也可实践本发明。在其它实例中，为了避免混淆本发明，未详述众所周知的结构或处理步骤。将了解的是，作为层件、区域或基板的元件若称为位在另一元件“上”或“上方”，则可直接位在该另一元件上，或者也可存在中介元件。相比之下，一元件若是称为“直接”位在另一元件“上”或“直接”位在另一元件上方，则可以不存在中介元件。也将了解的是，一元件若称为位在另一元件“下方”、“下面”或“底下”，则可直接位在该另一元件下方或底下，或者可存在中介元件。相比之下，一元件若是称为“直接”位在另一元件“下方”或“直接”位在另一元件“底下”，则可以不存在中介元件。
[0018]为了不混淆本发明具体实施例的介绍，在以下的详细说明中，所属技术领域已知的一些处理步骤或操作可为了介绍且为了描述起见而结合在一起，并且在一些实例中未予以详加说明。在其它实例中，所属技术领域已知的一些处理步骤或操作可能根本未加以说明。应了解的是，以下说明反而聚焦于本发明各项具体实施例独特的特征或元件。
[0019]“II1-V族化合物半导体”一词于本文中使用时，表示包括出自元素周期表第III族(B、Al、Ga、In)至少一种元素、及出自元素周期表第V族(N、P、As、Sb、Bi)至少一种元素的半导体材料。II1-V族化合物半导体典型可以是II1-V族元素的二元合金、三元合金、或四元合金。可在本发明中使用的II1-V族化合物半导体的实施例包括但不限于GaAs、InAs、InP、InGaAs、InAlAs、InAlAsSb、InAlAsP、AlInGaP、InGaAsP、及其合金。于本文中使用时，“嘉晶”是指在结晶基板上沉积结晶覆盖层，而“异质磊晶”具体是指利用彼此不同的材料所进行的磊晶。异质磊晶隐含着虽然多种材料及多种晶体结构可能不等同，该等晶体结构仍然有关系，基板或下伏层(underlying layer)成为覆盖层的晶体结构的模板。在磊晶沉积程序中，来源气体所提供的化学反应剂受到控制，而系统参数设定成使得沉积原子以足以在半导体基板的沉积表面上绕动的能量抵达该沉积表面，并且沉积原子本身的取向符合沉积表面的原子的晶体排列。因此，磊晶半导体材料与其上形成的沉积表面具有相同或非常类似的结晶特性。举例而言，{100}晶体表面上的磊晶半导体材料会有{100}取向。在一些具体实施例中，磊晶生长及/或沉积程序对于在半导体表面上的形成有选择性，并且未在诸如二氧化硅或氮化硅表面的介电质表面上沉积材料。
[0020]本发明的具体实施例大体上是关于异质磊晶生长晶格不匹配半导体层，并且更尤指藉由进行转动式双宽深比截留(ART)程序，减少异质磊晶生长晶格不匹配半导体层内缺陷密度的结构及方法。提升电子迀移率是提升装置效能的要素。尽管在鳍形结构中使用II1-V族化合物(例如:11^^8、11^8及11^13)及/或锗的装置，在提升所欲电子迀移率方面前景很看好，将II1-V族化合物及/或锗整合到习知CMOS装置就习用的技术而言仍然有挑战性。这是因为磊晶生长材料与硅基板之间的晶格不匹配可能导致错位形成，该等错位影响磊晶层的特性，包括电子迀移率。
[0021]—种用以减少此类因结晶晶格不匹配所引起错位缺陷的习知方法是使用ART沉积。ART沉积程序属于磊晶沉积程序，其中材料是在狭窄的沟槽中磊晶生长，并且通常是异质磊晶生长，以致得以在沟槽底部截留磊晶缺陷。ART程序可在沟槽的上部分中产生磊晶材料的较低缺陷部分。然而，习知的ART程序典型看到的错位数(大约16-1O7个错位/cm2)在习用的CMOS装置中仍可能是个问题。参考图1A至图7B，下面有详述使用两道ART沉积步骤的组合，藉以制造具有更低缺陷密度的异质磊晶半导体层的具体实施例，在该组合中，结构在两道磊晶生长程序之间转动90°。
[0022]现请参阅图1A及图1B，所显示的分别是结构100沿着截面线A-A’的俯视图及截面图。结构100可以是转动式双ART程序的可能起始点，下面有详述。结构100可藉由在半导体结构103上沉积第一介电层101来形成。基板103可由所属技术领域中典型已知的任何结晶半导体材料所组成，举例而言，包括硅、锗、硅锗合金、以及化合物(例如:II1-V族或I1-VI族)半导体材料。在一具体实施例中，基板103可以是主体基板。在另一具体实施例中，基板103可以是上覆半导体绝缘体(SOI)基板。在一较佳具体实施例中，基板103可由硅所组成。
[0023]第一介电层101可使用习用的沉积技术在基板103的上表面上形成，举例而言，例如:分子束磊晶(MBE)、化学气相沉积(CVD)、电浆增强型CVD(PECVD)、原子层沉积(ALD)、蒸镀、物理气相沉积(PVD)、化学溶液沉积、及其它相似的沉积程序。第一介电层101可由包括但不局限于氧化硅、氮化硅、或氮氧化硅的介电材料所组成。在一具体实施例中，第一介电层101可由交层(interlevel)或内层(intralevel)介电材料所组成，包括无机介电质及有机介电质。第一介电层101可属于多孔化01'0118)或非多孔(11011101'0118)。在一具体实施例中，第一介电层101可具有范围介于大约0.1ym与大约ΙΟΟΟμηι之间的厚度T1i。在一较佳具体实施例中，第一介电层101可具有范围介于大约0.5μηι与大约500μηι之间的厚度。在一具体实施例中，第一介电层101材料可使用习用的技术在沉积之后进行平坦化，举例如化学机械平坦化(CMP)。
[0024]现请参阅图2Α及图2Β，所示为沿着截面线Α-Α’分别绘示在第一介电层101中形成下沟槽205的俯视图及截面图。下沟槽205可使用习用的微影及蚀刻技术来形成。在一具体实施例中，诸如光阻遮罩的遮罩(图未示)可在第一介电层101上方形成。该遮罩可经图案化以曝露第一介电层101的至少一部分。接着，可使用习用的深反应性离子蚀刻(DRIE)移除第一介电层101的经曝露部分以形成下沟槽205。在一具体实施例中，用于形成下沟槽205的代表性DRIE程序可包括波希(Bosch)蚀刻程序，其特征在于非常高蚀刻速率、高宽深比、及对氧化物/氮化物的高选择性。波希蚀刻程序可包括在蚀刻与钝化周期之间反复交替的异向性蚀刻程序。经图案化的光阻可在形成下沟槽205之后予以移除。在一具体实施例中，第一介电层101有部分可留下，并且可具有顺着第一方向纵向延展的长度。下沟槽205可曝露基板103的上表面。下沟槽205在截面外形、俯视图、或这两者方面可以是实质矩形，并且可藉由实质垂直侧壁209来界定。下沟槽205可具有比沟槽开口的深度D2q5更小的宽度W2Q5。在一具体实施例中，下沟槽205可具有范围自大约1:2至大约1:10的宽度对深度比。
[0025]现请参阅图3A及图3B，所示为沿着截面线A-A’分别绘示在下沟槽205(图2B)中形成第一半导体层303的俯视图及截面图。第一半导体层303可藉由选择性磊晶生长程序来形成，包括但不局限于快速热化学气相沉积(RTCVD)、低能量电浆沉积(LEH))、超高真空化学气相沉积(UHVCVD)、大气压化学气相沉积(APCVD)、分子束磊晶(MBE)、及原子层沉积(ALD)。生长温度的范围可起自大约300°C至大约8000C，端视结晶材料的组成与所欲生长率而定。在一具体实施例中，磊晶生长程序也可利用低能量电浆以增强层件生长动力。第一半导体层303可在基板103的上表面上生长，并且可与侧壁209接触。在一具体实施例中，第一半导体层303可具有与基板103相同的结晶特性。举例而言，在基板103具有{100}晶体表面的一项实施例中，第一半导体层303也可以有{100}取向。在完成磊晶生长之后，第一半导体层303的顶端部分可使用习用的技术进行平坦化，举例如化学机械研磨(CMP)，使得第一半导体层303的上表面与第一介电层101的上表面实质齐平。
[0026]第一半导体层303可由包括IV族元素或化合物、II1-V族化合物、或I1-VI族化合物的材料所组成。合适的IV族元素或化合物的实施例包括锗及娃锗(SiGe)。合适的111-V族化三元或四元化合物。合适的I1-VI族化合物的实施例包括ZnSe、ZnTe、CdSe、CdTe、ZnS、及/或其三元或四元化合物。
[0027]在一具体实施例中，第一半导体层303材料的晶格常数可与基板103中半导体材料的晶格常数不同，因而导致错位缺陷305。结晶晶格不匹配引起的错位缺陷305可伸抵并终止于下沟槽205的侧壁209ο由于第一半导体层303材料是使用ART程序在下沟槽205中磊晶生长，错位缺陷305大部分可在第一半导体层303的下部分遭截留，在高宽度对深度比的情况下尤其如此。然而，尽管如此，少数的错位缺陷305仍可传播至第一半导体层303的上表面。
[0028]在第一半导体层303是由InP所组成并且下沟槽205的宽度对深度比大约是1:10的一具体实施例中，错位缺陷305大部分可在基板103上面的InP生长前2μπι内终止。因此，低缺陷区域可随着磊晶生长超出缺陷截留区域进行而生成。在一具体实施例中，厚度约8μπι的低缺陷区域可在错位缺陷305的终止处上面形成。第一半导体层303最上面5μπι的错位缺陷305的浓度甚至可以更低。
[0029]现请参阅图4Α及图4Β，所示为沿着截面线Α-Α’分别绘示在第一半导体层303及第一介电层101的上表面上形成第二介电层401的俯视图及截面图。在一具体实施例中，第二介电层401可在组合方面实质类似于第一介电层101，并且可使用与以上参考图1所述用于形成第一介电层101实质类似的技术来形成。在一具体实施例中，第二介电层401可具有范围自大约50nm至大约500nm的厚度T4Q1，厚度T4Q1的范围较佳是自大约10nm至大约200nmo
[0030]现请参阅图5A及图5B，所示为沿着截面线A-A’分别绘示在第二介电层401中形成上沟槽505的俯视图及截面图。上沟槽505可使用与以上参考图2所述用于形成下沟槽205(图2)实质类似的技术来形成。上沟槽505可垂直于下沟槽205形成，使得上沟槽505具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。因此，第二介电层401留下的部分可垂直于第一介电层101留下的部分。在一具体实施例中，这可藉由在形成上沟槽205之前，先沿着水平平面将结构100转动90度来完成。上沟槽505可具有比该沟槽的深度T505更小的宽度W5Q5。在一具体实施例中，上沟槽505可具有介于大约1: 2与大约1:10之间的宽度对深度宽深比。在一具体实施例中，宽度W5Q5可均等于后续可在附加步骤中形成的晶鳍(fin)或主动区的所欲宽度。
[0031]现请参阅图6A及图6B，所示为沿着截面线B-B’，分别绘示在上沟槽505(图5B)中形成第二半导体层603的俯视图及截面图。第二半导体层603可在第一半导体层303的上表面及第一介电层101的上表面上磊晶生长，并且可与上沟槽505的侧壁611接触。磊晶生长完成之后，第二半导体层603的顶端部分可使用习用的技术进行平坦化，举例如化学机械研磨(CMP)，使得第二半导体层603的上表面与第二介电层401的上表面实质齐平。第二半导体层603可由或可不由与下伏的第一半导体层303相同的材料所组成。在一具体实施例中，第二半导体层603可由与下伏的第一半导体层303相同的结晶半导体材料所组成。在一替代具体实施例中，第二半导体层603可由与下伏的第一半导体层303晶格不匹配小于大约1%的结晶半导体材料所组成。
[0032]由于第二半导体层603的结晶晶格与第一半导体层303的结晶晶格之间的不匹配最小或没有，磊晶生长期间在第二半导体层603中错位缺陷605的量可减到最小。然而，来自第一半导体层303的错位缺陷305有些可突出或按另一种方式伸入上沟槽，并且可促生第二半导体层603中的错位缺陷605。错位缺陷605可伸抵并终止于上沟槽505的侧壁611，并且可随着离第一半导体层303的上表面的距离增大而提升密度。在一具体实施例中，第二半导体层603高于高度H6q9的上部分613可实质没有结晶晶格缺陷。高度H6q9如起自第一半导体层303的上表面测量，可以是上沟槽505(图5A)的宽度W5Q5的大约两倍。其它诸如迭差(stacking faults)、孪晶间界(twin boundaries)、或反相界(ant1-phase boundaries)的错位缺陷也可自第二半导体层603的上部分613实质消除。
[0033]现请参阅图7A及图7B，所示为沿着截面线B-B’，分别绘示形成实质无缺陷半导体区701的俯视图及截面图。在一具体实施例中，第二介电层401的上部分707可使用举例如RIE等所属技术领域众所周知的蚀刻技术相对第二半导体层603选择性移除。后续制造诸如晶鳍由具有高度H7Q7的第二半导体层603所组成的鳍式场效晶体管(finFETs)的半导体装置、及其它以CMOS为主的装置组件也可有实质无缺陷半导体区701。在一具体实施例中，深度H7Q7及宽度W5Q5(图6B)可分别代表待使用实质无缺陷半导体区701在后续步骤里于其中形成的晶鳍的间距及宽度。
[0034]相较于习用的ART程序，本发明的具体实施例可减少制造晶格不匹配异质磊晶生长半导体结晶结构期间所形成错位的数目。藉由在沟槽中进行材料的第一ART异质磊晶生长，然后沿着水平平面将样本转动90度，并且进行第二 ART异质磊晶生长，可实质减少第二半导体层的高度离第一半导体层的上表面某一高度的上部分中的缺陷及错位。举例而言，在一例示性具体实施例中，第二半导体层的上部分中的错位密度其范围可自大约12个错位/cm2至大约14个错位/cm2。其它诸如迭差、孪晶间界、或反相界的错位缺陷也可自第二半导体层的上部分实质消除。
[0035]转动式双ART程序可提升第二半导体层的结构化坚固程度用于后续处理，例如:用在制造诸如鳍式场效晶体管等高电子迀移率CMOS装置上。这种结构可适用于并用资讯处理与通讯、及其它诸如晶体管与光电装置等专用类比半导体装置的现代电子装置。本发明的具体实施例可用来制造具有优越效能的数位装置，此优越效能导因于电子迀移率沿着鳍形结构提升，藉以降低晶鳍装置的能量消耗，但不会降低其操作速度。
[0036]本发明各项具体实施例的说明已基于说明目的而介绍，但用意不在于穷举说明或局限于揭露的具体实施例。许多修改及变动对所属技术领域中具有通常知识者将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语在选择上，是为了对市场现有技术最佳阐释具体实施例的原理、实务应用或技术改良，或使其它所属技术领域中具有通常知识者能够理解本文中揭露的具体实施例。
【主权项】
1.一种减少半导体层中结晶缺陷的方法，其包含: 进行第一宽深比截留(ART)程序以在基板上形成第一半导体层，其中，该第一半导体层具有与第一介电层接触的侧壁，并且其中，该第一介电层具有顺着第一方向纵向延展的长度；以及 进行第二宽深比截留程序以在该第一半导体层上形成第二半导体层，其中，该第二半导体层具有与第二介电层接触的侧壁，并且其中，该第二介电层具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。2.如权利要求1所述的方法，其中，该第二半导体层包含与该第一半导体层相同的材料。3.如权利要求1所述的方法，其中，该第二半导体层的结晶晶格比该第一半导体材料的结晶晶格小I %而不匹配。4.如权利要求1所述的方法，其中，该基板与该第一半导体层之间的结晶晶格不匹配所引起的晶体缺陷是集中在该第一半导体层中，并且仅伸入该第二半导体层的下部分。5.如权利要求1所述的方法，其中，该第二半导体层中的错位密度范围是自大约12个错位/ cm2至大约14个错位/ cm2。6.如权利要求1所述的方法，其中，该第一宽深比截留程序包含: 在该基板上形成该第一介电层； 在该第一介电层中形成下沟槽，其中，该下沟槽使该基板的上表面曝露；以及 在该下沟槽中磊晶生长该第一半导体层。7.如权利要求6所述的方法，其中，该下沟槽具有范围自大约1:2至大约1:10的宽度对深度比。8.如权利要求1所述的方法，其中，该第二宽深比截留程序包含: 在该第一半导体层及该第一介电层上形成该第二介电层； 在该第二介电层中形成上沟槽，其中，该上沟槽使该第一半导体层及该第一介电层的上表面曝露，并且其中，该上沟槽垂直于下沟槽；以及在该上沟槽中磊晶生长该第二半导体层。9.如权利要求8所述的方法，其中，该上沟槽具有范围自大约1:2至大约1:10的宽度对深度比。10.如权利要求8所述的方法，其中，该上沟槽的宽度均等于经选择鳍宽或主动区宽度。11.一种方法，其包含: 在基板上形成第一介电层； 在该第一介电层中形成下沟槽，其中，该下沟槽使该基板的上表面曝露，并且其中，该下沟槽具有顺着第一方向纵向延展的长度； 使用第一高宽深比截留(ART)程序在该下沟槽中形成第一半导体层，其中，该第一半导体层具有与该第一介电层的上表面实质齐平的上表面； 在该第一半导体层及该第一介电层上形成第二介电层； 在该第二介电层中形成上沟槽，其中，该上沟槽使该第一半导体层的该上表面及该第一介电层的该上表面曝露，并且其中，该上沟槽具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向；以及 使用第二高宽深比截留(ART)程序在该上沟槽中形第二半导体层，其中，该第二半导体层具有与该第二介电层的上表面实质齐平的上表面。12.如权利要求11所述的方法，其中，该下沟槽具有范围自大约1:2至大约1:1O的宽度对深度比。13.如权利要求11所述的方法，其中，该上沟槽具有范围自大约1:2至大约1:1O的宽度对深度比。14.如权利要求11所述的方法，其中，该第二半导体层包含与该第一半导体层相同的材料。15.如权利要求11所述的方法，其中，该第二半导体层的结晶晶格比该第一半导体材料的结晶晶格小I %而不匹配。16.如权利要求11所述的方法，其中，该基板与该第一半导体层之间的结晶晶格不匹配所引起的晶体缺陷是集中在该第一半导体层中，并且仅伸入该第二半导体层的下部分。17.如权利要求11所述的方法，其中，使用该第一高宽深比截留(ART)程序在该下沟槽中形成该第一半导体层包含: 在该下沟槽中磊晶生长包含SiGe或II1-V族化合物的半导体材料，使得该半导体材料的晶格结构中的结晶缺陷集中在该第一半导体层的下部区中。18.如权利要求11所述的方法，其中，使用该第二高宽深比截留(ART)程序在该上沟槽中形成该第二半导体层包含: 在该上沟槽中磊晶生长包含SiGe或II1-V族化合物的半导体材料，使得该半导体材料的晶格结构中的结晶缺陷集中在该第二半导体层的下部区中。19.一种结构，其包含: 基板； 第一半导体层，位在该基板上，其中，该第一半导体层具有顺着第一方向纵向延展的长度； 第一介电层，位在该基板上相邻于并且接触该第一半导体层，其中，该第一介电层具有顺着第一方向纵向延展的长度；以及 第二半导体层，位在该第一半导体层及该第一介电层上，其中，该第二半导体层具有比该第一半导体层的结晶结构小大约1%而不匹配的结晶晶格结构，并且其中，该第二半导体层具有顺着第二方向纵向延展的长度，该第二方向垂直于该第一方向。20.如权利要求19所述的结构，其中，该基板与该第一半导体层之间的结晶晶格不匹配所引起的晶体缺陷是集中在该第一半导体层中，并且仅伸入该第二半导体层的下部分。
【文档编号】H01L29/06GK106057638SQ201610210616
【公开日】2016年10月26日
【申请日】2016年4月6日 公开号201610210616.0, CN 106057638 A, CN 106057638A, CN 201610210616, CN-A-106057638, CN106057638 A, CN106057638A, CN201610210616, CN201610210616.0
【发明人】K·E·福格尔, J·R·霍尔特, P·凯尔贝, A·雷兹尼切克
【申请人】格罗方德半导体公司