自对准的分裂栅极闪存的利记博彩app
【专利摘要】本发明涉及自对准的分裂栅极存储单元以及相关的方法。自对准的分裂栅极存储单元具有长方体形的存储栅极以及选择栅极，其中，存储栅极以及选择栅极的上表面被一些间隔件覆盖。因此，存储栅极和选择栅极被保护以免受到硅化物的影响。通过所述间隔件限定自对准的存储栅极和选择栅极。通过回蚀刻未被间隔件覆盖的相应的导电材料而非凹进工艺形成存储栅极和选择栅极。因此，存储栅极和选择栅极具有平坦的上表面并且被良好地限定。由于减少了光刻工艺，所公开的器件和方法也能够进一步缩放。本发明涉及自对准的分裂栅极闪存。
【专利说明】
自对准的分裂栅极闪存
技术领域
[0001 ] 本发明涉及自对准的分裂栅极闪存。
【背景技术】
[0002]闪存是可以被电擦除和重新编程的电子非易失性计算机存储介质。它广泛用于各种商业和军事电子器件和设备。为了存储信息，闪存包括具有电荷存储部件的存储单元的可寻址阵列。闪存单元的常见类型包括堆叠栅极存储单元、双晶体管存储单元和分裂栅极存储单元。相比于双晶体管单元，分裂栅极存储单元具有较小的面积。相比于堆叠栅极存储单元，分裂栅极存储单元具有更高的注入效率、对短沟道效应的较低敏感性，以及更好的过擦除免疫性。
【发明内容】
[0003]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种设置在半导体衬底上方的成对的分裂栅极存储单元，包括:共用源极/漏极区，由设置在所述半导体衬底中的成对的存储单元共享；成对的选择栅极，与成对的所述存储单元相对应，分别布置在所述共用源极/漏极区的相对两侧上，每个所述选择栅极具有平坦的上表面；以及成对的存储栅极，与成对的所述存储单元相对应，分别布置在成对的所述选择栅极的最外侧周围，每个所述存储栅极通过电荷捕获层与相应的选择栅极分隔开，其中，所述电荷捕获层延伸在每个所述存储栅极下方，每个所述存储栅极具有长方体形状并且具有平坦的上表面和侧壁。
[0004]在上述分裂栅极存储单元中，还包括:成对的存储栅极间隔件，直接设置在每个所述存储栅极之上，其中，所述存储栅极间隔件的外侧壁和内侧壁与相应的所述存储栅极的外侧壁和内侧壁垂直对准。
[0005]在上述分裂栅极存储单元中，成对的所述选择栅极的高度大于成对的所述存储栅极的高度。
[0006]在上述分裂栅极存储单元中，还包括:成对的选择栅极间隔件，直接设置在每个所述选择栅极之上，其中，所述选择栅极间隔件的侧壁与相应的所述选择栅极的侧壁垂直对准。
[0007]在上述分裂栅极存储单元中，还包括:第一对侧壁间隔件，分别邻接成对的所述存储栅极的外侧壁；以及第二对侧壁间隔件，分别邻接成对的所述选择栅极的内侧壁。
[0008]在上述分裂栅极存储单元中，还包括:硅化物层，设置在所述共用源极/漏极区上方；以及接触蚀刻停止层(CESL)，设置在所述硅化物层上方和所述分裂栅极存储单元的暴露表面上方。
[0009]根据本发明的另一方面，还提供了一种分裂栅极存储单元，包括:长方体形的选择栅极，具有平坦的上表面并且设置在半导体衬底上方，所述选择栅极通过栅极介电层与所述半导体衬底分隔开；长方体形的存储栅极，具有平坦的上表面和侧壁并且布置在所述选择栅极的一侧，所述存储栅极通过电荷捕获层与所述选择栅极分隔开；存储栅极间隔件，直接设置在所述存储栅极之上，其中，所述存储栅极间隔件的外侧壁和内侧壁与所述存储栅极的外侧壁和内侧壁对准；以及源极/漏极区，设置在所述半导体衬底中并且位于所述选择栅极和所述存储栅极的相对两侧处。
[0010]在上述分裂栅极存储单元中，所述存储栅极间隔件包括氮化硅。
[0011]在上述分裂栅极存储单元中，还包括:第一侧壁间隔件，设置为邻接所述存储栅极的外侧壁；以及第二侧壁间隔件，设置为邻接所述选择栅极的内侧壁。
[0012]在上述分裂栅极存储单元中，所述电荷捕获层包括氧化物-氮化物-氧化物(ONO)结构。
[0013]在上述分裂栅极存储单元中，所述电荷捕获层包括:第一介电层；球状硅点层，布置在所述第一介电层的表面上方；以及第二介电层，布置在所述球状硅点层上方。
[0014]在上述分裂栅极存储单元中，所述存储栅极间隔件通过介电衬垫与所述存储栅极分隔开，其中，所述介电衬垫沿着所述电荷捕获层的上侧壁向上延伸。
[0015]根据本发明的又一方面，还提供了一种形成具有自对准间隔件的分裂栅极存储单元的方法，包括:提供包括成对的选择栅极和设置在成对的所述选择栅极上方的相应的硬掩模层的半导体衬底；在所述硬掩模层的上表面上、沿着硬掩模的侧壁、沿着选择栅极的侧壁以及在所述半导体衬底的上表面上方形成共形的电荷捕获层；在所述共形的电荷捕获层的部分上方形成存储栅极材料，所述存储栅极材料位于所述半导体衬底的上表面上方，从而所述存储栅极材料留下所述电荷捕获层的上侧壁和所述硬掩模层的上表面暴露；在所述存储栅极材料上方沿着所述电荷捕获层的上侧壁形成成对的存储栅极间隔件；以及去除未被成对的所述存储栅极间隔件覆盖的所述存储栅极材料的一部分，从而在成对的所述选择栅极的最外侧周围形成成对的存储栅极。
[0016]在上述方法中，还包括:去除位于成对的所述选择栅极的内侧处的所述电荷捕获层的一部分；以及形成覆盖每个所述存储栅极的外侧壁的第一对侧壁间隔件和覆盖每个所述选择栅极的内侧壁的第二对侧壁间隔件。
[0017]在上述方法中，还包括:在所述衬底中形成源极/漏极区，其中，所述源极/漏极区布置在成对的所述选择栅极的内侧壁之间以及成对的所述存储栅极的外侧壁周围。
[0018]在上述方法中，还包括:在所述源极/漏极区的上部区域上直接形成硅化物层，同时由所述硬掩模层或所述存储栅极间隔件覆盖成对的所述选择栅极和成对的所述存储栅极以防止在成对的所述选择栅极和成对的所述存储栅极上形成硅化物；在所述硅化物层上方以及在所述分裂栅极存储单元的暴露表面上方形成接触蚀刻停止层(CESL);以及形成延伸至所述源极/漏极区的接触件。
[0019]在上述方法中，通过首先在所述共形的电荷捕获层上方形成导电材料，随后通过实施平坦化工艺以暴露所述硬掩模层和随后通过选择性等离子体蚀刻工艺来形成所述存储栅极材料。
[0020]在上述方法中，通过形成共形的介电材料以及随后通过蚀刻工艺形成成对的所述存储栅极间隔件。
[0021]在上述方法中，在形成成对的所述存储栅极间隔件之前，沿着表面拓扑结构形成共形的介电衬垫。
[0022]在上述方法中，成对的所述存储栅极间隔件包括氮化硅(Si3N4)。
【附图说明】
[0023]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0024]图1示出了分裂栅极闪存单元的一些实施例的功能图。
[0025]图2示出了成对的分裂栅极闪存单元的一些实施例的截面图。
[0026]图3A示出了成对的分裂栅极闪存单元的一些实施例的截面图。
[0027]图3B至图3C示出了电荷捕获层的一些实施例的截面图。
[0028]图4示出了形成分裂栅极闪存单元的方法的一些实施例的流程图。
[0029]图5A至图5M示出了形成分裂栅极闪存单元的方法的截面图的一些实施例。
【具体实施方式】
[0030]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0031]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
[0032]分裂栅极闪存通常包括成对的存储单元，S卩，彼此互为镜像的第一和第二存储单元，并且第一和第二存储单元中的每个存储一个或多个数据位。在一些传统的分裂栅极闪存技术中，第一和第二存储单元彼此邻近布置并且共享共用的源极/漏极区，共用的源极/漏极区分别通过第一和第二沟道区与分别位于第一和第二存储单元的端部的单独的第一和第二源极/漏极区分隔开。第一存储单元包括位于第一沟道区上方的第一选择栅极(SG)和第一存储栅极(MG)，并且第二存储单元包括位于第二沟道区上方的第二 SG和第二 MG。电荷捕获层延伸在第一和第二 MG下方并且捕获对应于分别存储在第一和第二存储单元中的第一和第二数据状态的预定量的电荷。
[0033]为了使得将嵌入式闪存与逻辑电路集成，而不会造成如在传统的方法中的对芯片的外围的污染变得实用，通过介电间隔件覆盖SG和MG的顶面以防止当在源极/漏极区的顶部上形成硅化物层时硅化物形成在这些表面上。通常，为了制造这类闪存单元的MG，形成沿着SG侧壁从半导体衬底的上表面向上延伸并且超过SG上表面的共形导电层，共形导电层配置为MG前体。然后沿着共形导电层的拓扑结构形成共形介电层，共形介电层配置为MG侧壁间隔件前体。然后执行蚀刻以去除介电层和导电层的水平部分以形成成对的侧壁间隔件和成对的MG。然后在MG的上表面中形成凹槽并且用介电材料填充凹槽以形成间隔件。这些方法形成的MG具有在上表面上带有凹痕的“D”或“L”形，或者换言之，具有非平坦的上表面和侧壁。这种MG结构具有缺点，诸如它们的高度难以控制，并且当形成凹槽时残留物可以沿着侧壁保留，这变成泄漏的潜在来源。
[0034]因此，本发明涉及一种设置在半导体衬底上方的新分裂栅极存储单元结构以及相关的处理方法。新分裂栅极存储单元结构包括对称地设置在成对的SG的两侧的成对的MG。MG和SG均具有带有平坦顶面和侧壁的长方体形状。存储栅极间隔件直接设置在MG之上并且具有与MG的外侧壁和内侧壁对准的外侧壁和内侧壁。为了形成新分裂栅极存储单元的MG，可以在半导体衬底和SG上方形成导电材料并且平坦化导电材料。可以通过均匀地回蚀刻导电材料至低于SG的高度的水平层级(将形成的MG的高度)来形成存储栅极前体。沿着SG的上侧壁在存储栅极前体上方以及在SG的顶面上方形成共形介电层。然后蚀刻介电层以形成间隔件。然后通过间隔件图案化存储栅极前体以通过自对准形成MG。所形成的MG因此具有长方体形状并且由间隔件覆盖和其上缺乏自对准硅化物/硅化物。当执行平坦化时，因为SG和MG的顶面不再包括自对准硅化物/硅化物，CMP操作将不会如在传统的方法中的对芯片的外围造成污染。此外，所公开的方法可以更紧密地封装闪存单元并且因为自对准而更精确地限定结构。因此，与前述方法相比，所产生的嵌入式闪存和周围的CMOS外围电路可以制造为具有高良率和更好的可靠性。在一些实施例中，这些自对准结构形成共享共用源极/漏极区的成对的闪存单元。该工艺使得能够形成具有更小临界尺寸和因此更密集的数据存储的对称结构。
[0035]图1示出了分裂栅极存储单元100的一些实施例的功能图。分裂栅极存储单元100包括横向地设置在源极区和漏极区之间的选择栅极106和存储栅极112。选择栅极(SG) 106连接至字线(WL)以控制分裂栅极存储单元100的存取。存储栅极(MG) 112具有电荷捕获层110以用作电荷存储部件。可以通过源极区和漏极区之间的沟道将电荷(电子)注入至电荷捕获层110。对SG 106施加的低压压紧(pinches off) SG下方的沟道并且增强用于加热电子的横向电场。可以从MG施加高垂直电场，从而产生高注入或去除效率。低SG电压有助于最小化编程期间的漏极电流，从而导致与标准的单晶体管NOR存储器相比的编程功率的降低。
[0036]图2根据一些实施例示出了成对的分裂栅极存储单元201a和201b的截面图。如在下文中更详细地理解的，成对的分裂栅极闪存单元包括位于半导体衬底102上方的第一存储单元201a和第二存储单元201b。第一存储单元201a和第二存储单元201b均包括布置在沟道区上方的栅极结构203a、203b，其中沟道区将存储单元201的源极/漏极区124、126分隔开。因此，第一存储单元201a包括布置在第一源极/漏极区126a和第二源极/漏极区124之间的第一存储栅极结构203a ;并且第二存储单元201b包括布置在第二源极/漏极区124和第三源极/漏极区126b之间的第二存储单元栅极结构203b。第二源极/漏极区124因此用作第一存储单元201a和第二存储单元201b的共享或共用源极/漏极(S/D)区。
[0037]存储栅极结构203由多个子结构制成，包括选择栅极106、存储栅极112和电荷捕获层110，并且具有通过栅极介电层204与半导体衬底的上表面分隔开的存储栅极下表面。更具体地，第一存储单元栅极结构203a包括第一选择栅极(SG) 106a和第一存储栅极(MG) 112a;并且第二存储单元栅极结构203b包括第二 SG 106b和第二 MG 112b。值得注意的是，第一和第二MG 112a、112b以及第一和第二 SG 106a、106b具有平坦顶面，并且具有长方体形状。电荷捕获层110a、I1b布置在每个第一和第二 SG106a、106b和每个第一和第二MG 112a、112b的邻近侧壁之间；并且延伸在每个第一和第二 MG 112a、112b下方。第一和第二存储单元201a和201b具有远离第二源极/漏极区124的对称结构。为了简化的目的，仅在下文中描述了该对存储单元中的一个的结构(例如，第一存储单元201a)，但是应当理解，第二存储单元201b可以具有与第一存储单元201a对称的基本相同的结构。
[0038]在一些实施例中，SG 106和MG 112包括掺杂的多晶硅；然而，在其他实施例中，例如，SG 106和MG 112可以由诸如金属的其他导电材料制成。在一些实施例中，电荷捕获层110包括第一氧化物层、氮化物层和第二氧化物层，其可以称为氧化物-氮化物-氧化物(ONO)结构。在一些其他实施例中，电荷捕获层110包括第一氧化物层、硅点层和第二氧化物层。在存储单元的操作期间，第一和/或第二氧化物层结构化，以促进电子隧穿至氮化物层或硅点层和从氮化物层或硅点层隧穿出，从而使得氮化物层或硅点层可以保留捕获的电子，该捕获的电子可以以对应于存储在单元中的数据状态的方式来改变单元的阈值电压。
[0039]电荷捕获层110布置在SG 106和MG 112的邻近侧壁之间并且延伸在MG 112下方。存储栅极间隔件304直接设置在MG 112之上。在一些实施例中，存储栅极间隔件可以由氮化硅(Si3N4)制成。存储栅极间隔件304的侧壁沿着线B-B’与MG 112的侧壁垂直对准。在一些实施例中，SG 106或MG 112具有带有平坦顶面和侧壁的长方体形状。例如，在图2中，MGl 12的顶面是沿着水平线A-A’的平坦表面。在一些实施例中，MG 112具有小于邻近的SG 106的高度。在一些实施例中，第一侧壁间隔件306可以设置为邻接MG 112的外侧壁。第二侧壁间隔件308可以设置为邻接SG 106的内侧壁。在一些实施例中，硅化物层128设置在源极/漏极区124和126上方。接触蚀刻停止层(CESL) 310可以设置在硅化物层128以及分裂栅极存储单元201的暴露表面上方以提供应变应力。
[0040]在一些实施例中，介电衬垫(未不出)可以设置在电荷捕获层110和存储栅极间隔件304的侧壁之间，以及设置在存储栅极间隔件304的下表面和存储栅极112的上表面之间。
[0041]图3A根据一些其他实施例示出了成对的分裂栅极存储单元300的结构。值得注意的是，在图3A中示出的分裂栅极存储单元300可以连同各种额外的结构通过一些后续制造步骤被处理以形成最终的封装半导体器件。在图3A中，存储栅极间隔件304直接布置在长方体形状的存储栅极(MG) 112之上。选择栅极间隔件302直接布置在长方体形状的选择栅极(SG) 106之上。存储栅极间隔件304的外侧壁沿着线B-B’与MG 112的外侧壁对准。选择栅极间隔件302的内侧壁沿着线C-C’与SG 106的内侧壁对准。MG 112的外侧壁和SG106的内侧壁分别由第一侧壁间隔件306和第二侧壁间隔件308覆盖。在一些实施例中，介电衬垫312可以设置在电荷捕获层210的上侧壁和存储栅极间隔件304的内侧壁之间并且延伸在与MG 112的顶面的一部分邻接的存储栅极间隔件304的下方。在一些实施例中，存储栅极间隔件304是整体的介电体，同时其在一些可选实施例中也可以是由相同或不同材料制成的多个介电体。在一些实施例中，存储栅极间隔件304和选择栅极间隔件302包括氮化硅(Si3N4),并且介电衬垫可以是包括二氧化硅(S12)的共形衬垫。
[0042]图3B示出了电荷捕获层210的实施例的截面图。在这个实例中，电荷捕获层210包括第一氧化物层211a、氮化物层211b和第二氧化物层211c。在存储单元的操作期间，第一和/或第二氧化层211a、211c结构化以促进电子隧穿至氮化物层211b以及从氮化物层211b隧穿出，从而使得氮化物层211b可以保留捕获的电子，该捕获的电子可以以对应于存储在单元中的数据状态的方式来改变单元的阈值电压。
[0043]图3C示出了电荷捕获层210的可选实施例的截面图。在这个实例中，电荷捕获层210包括第一氧化物层211d、硅点层211e和第二氧化物层211f。在存储单元的操作期间，第一和/或第二氧化物层211d、211f结构化以促进电子隧穿至硅点层211e以及从硅点层211e隧穿出，从而使得电荷可以变成捕获在硅点上，并且以对应于存储在单元中的数据状态的方式改变单元的阈值电压。在一些实施例中，娃点的直径在从约5nm到约20nm的范围内。
[0044]在图2和图3A中，间隔件覆盖MG和SG的顶面，从而防止硅化物形成在MG或SG的顶面上以限制或防止CMP工艺期间的金属离子污染。覆盖的MG和SG的顶面可以基本上平坦无凹痕。值得注意的是，虽然图3A示出了该对分裂栅极存储单元的弯曲表面，但是这些表面可以通过随后的工艺被平坦化。例如，可以通过CMP工艺平坦化图3A的弯曲顶面，达到沿着线A-A’的平坦的横向表面。剩余的栅极结构类似于图2中所示的结构。
[0045]图4根据一些实施例示出了形成分裂栅极存储单元的方法400的流程图。虽然所公开的方法(例如，方法400)在下文中被示出和描述为一系列的行为或事件，但是应当理解，所示出的这些行为或事件的顺序不应被解释为限制意义。例如，除了本文中示出和/或描述的那些行为顺序，一些行为可以以不同的顺序发生和/或与其他行为或事件同时发生。此外，不一定需要所有示出的行为以实现本文描述的一个或多个方面或实施例。此外，可以以一个或多个不同的行为和/或阶段来执行所描述的一个或多个行为。
[0046]在步骤402中，提供包括成对的选择栅极和设置在其上方的对应的硬掩模层的半导体衬底。
[0047]在步骤404中，在硬掩模层、选择栅极和半导体衬底的暴露表面上形成共形的电荷捕获层。在硬掩模层的上表面上、沿着硬掩模的侧壁、沿着选择栅极的侧壁以及在衬底的上表面上方形成共形的电荷捕获层。
[0048]在步骤406中，在共形的电荷捕获层上方形成导电层。
[0049]在步骤408中，去除导电材料的一部分，从而使得共形的电荷捕获层的上侧壁和硬掩模层的上表面暴露，从而导电材料的剩余部分位于半导体衬底的上表面上方。
[0050]在步骤410中，沿着共形的电荷捕获层的上侧壁在导电层上方形成成对的存储栅极间隔件。
[0051]在步骤412中，去除未被成对的存储栅极间隔件覆盖的导电层的一部分，以形成对应于第二导电层的剩余部分的成对的存储栅极。
[0052]在步骤414中，形成覆盖每个存储栅极的外侧壁的第一对侧壁间隔件和形成覆盖每个选择栅极的内侧壁的第二对侧壁间隔件。
[0053]在步骤416中，去除位于成对的选择栅极的内侧的电荷捕获层的一部分。
[0054]在步骤418中，在源极/漏极区的上部区域上直接形成硅化物层，同时覆盖成对的选择栅极和成对的存储栅极以防止形成硅化物。
[0055]图5A至图5M根据一些实施例示出了形成成对的分裂栅极存储单元的方法的一些截面图。虽然结合方法400描述图5A至图5M，但是应当理解，在图5A至图5M中所公开的结构不限制于该方法。
[0056]如图5A所示，提供包括成对的选择栅极106和设置在其上方的相应的硬掩模层 302的半导体衬底102。介电层204可以设置在半导体衬底102和选择栅极106之间。半导体衬底102通常具有均匀厚度并且是平坦的。此外，半导体衬底102是n型或p型，并且可以例如是硅晶圆，诸如Si块状晶圆或绝缘体上硅(SOI)晶圆。如果存在，SOI衬底通常是由高质量硅的有源层制成，其布置在处理晶圆上方并且通过埋氧层与处理晶圆分离。第一介电材料204可以是氧化物，诸如二氧化硅或其他高k介电材料。
[0057]如图5B中所示，在硬掩模层302的上表面上、沿着硬掩模的侧壁、沿着选择栅极 106的侧壁以及在衬底102的上表面上方形成共形的电荷捕获层210。如图5B至图5M所示， 在一些实施例中，共形的电荷捕获层210可以通过等离子体增强的化学汽相沉积(PECVD) 形成，并且可以由多层制成，诸如夹在两个介电层之间的电荷捕获部件。在一些实施例中， 电荷捕获层210包括第一氧化物层、氮化物层和第二氧化物层，这可以称为氧化物-氮化物-氧化物(0N0)结构。在一些其他实施例中，电荷捕获层210包括第一氧化物层、硅点层和第二氧化物层。
[0058]如图5C所示，在共形的电荷捕获层210上方形成导电材料112’。在一些实施例中，例如，导电材料112’可以是掺杂的硅或金属。
[0059]如图f5D所示，平坦化导电材料112’以去除设置超过硬掩模层302的电荷捕获层 210的上部。剩余的导电材料112’对称地形成在选择栅极106的两侧。
[0060]如图5E所示，可以实施回蚀刻以去除设置在选择栅极106的最外侧的导电材料 112’的上部。在一些实施例中，在回蚀刻之前形成硬掩模层502以覆盖设置在成对的选择栅极106之间的导电材料112’的一部分。在选择栅极106的两侧留下成对的存储栅极前体112”(112” a、112” b)，成对的存储栅极前体112”(112” a、112” b)位于半导体衬底102 的上表面上面，并且通过电荷捕获层210与半导体衬底102的上表面分隔开。暴露出共形的电荷捕获层210的上侧壁。在一些实施例中，在回蚀刻工艺期间也可以去除电荷捕获部件的上部。
[0061]如图5F所示，沿着共形的电荷捕获层210的上侧壁，在导电材料112’的剩余部分上方形成成对的存储栅极间隔件304 (304a、304b)。在一些实施例中，首先沿着拓扑结构形成通过虚线示出的共形的介电层304’，和然后蚀刻至导电材料112’的顶面，从而形成第一对存储栅极间隔件304。介电层304’可以填充去除的电荷捕获部件的空间的至少一部分。 在一些实施例中，可以形成从导电材料112’的顶面延伸至电荷捕获层210的上侧壁并且在形成成对的存储栅极间隔件304之前覆盖硬掩模层302的上表面的介电衬垫(未示出)。 介电衬垫可以用作具有相对较高的选择性并且增强第一对存储栅极间隔件304的粘合性的蚀刻停止层。作为实例，介电层304’可以由氮化硅制成，并且介电衬垫可以由氧化硅制成。
[0062]如图5G所示，去除未被成对的存储栅极间隔件304覆盖的存储栅极前体112”的一部分以形成对应于存储栅极前体112”的剩余部分的成对的存储栅极112 (112a和112b)。 在一些实施例中，使用干蚀刻去除存储栅极前体112”的部分。电荷捕获层210的外侧壁、存储栅极112和成对的存储栅极间隔件304对准。
[0063]如图5H所示，形成覆盖每个存储栅极112的外侧壁的第一对侧壁间隔件306。作为实例，侧壁间隔件306可以由氮化硅制成。
[0064]如图51所示，去除位于成对的选择栅极106的内侧处的导电材料112’的部分以及电荷捕获层210的部分。在一些实施例中，使用湿蚀刻蚀刻掉去除部分以保护衬底102免受损坏。在一些实施例中，可以在这一步骤中去除硬掩模层302和存储栅极间隔件304之间的电荷捕获层210的上侧壁周围的介电部件的一部分。在一些实施例中，随后在衬底102中形成源极/漏极区124和126，其中，源极/漏极区124和126布置在成对的选择栅极106的内侧壁之间以及成对的存储栅极112的外侧壁周围。
[0065]如图5J所示，形成覆盖每个选择栅极106的内侧壁的第二对侧壁间隔件308。硅化物层128直接形成在源极/漏极区124和126的上部区域上，同时覆盖成对的选择栅极106和成对的存储栅极112以防止硅化物的形成。
[0066]如图5K所示，沿着拓扑结构并且在硅化物层128上方形成接触蚀刻停止层(CESL)310。在CESL 310上方形成诸如氧化硅层的介电层314。
[0067]如图5L所示，可以实施化学机械抛光(CMP)以平坦化结构的顶面。
[0068]如图5M所示，形成穿过介电层314并且到达源极/漏极区124和126的接触件。
[0069]因此，从上文可以认识到，本发明提供了具有存储栅极和选择栅极的自对准的分裂栅极存储单元，其中，通过一些间隔件覆盖存储栅极和选择栅极的上表面。因此，保护存储栅极和选择栅极以免受硅化物的影响。存储栅极和选择栅极可以具有包括平坦顶面和侧壁的长方体形状。可以通过所述间隔件限定自对准的存储栅极。可以通过回蚀刻未被间隔件覆盖的相应的导电材料而非凹进工艺来形成存储栅极。因此，存储栅极和选择栅极具有容易控制的高度并且被良好地限定。由于减少了光刻工艺，所以公开的器件和方法还能够进一步缩放。
[0070]在一些实施例中，本发明涉及一种设置在半导体衬底上方的成对的分裂栅极存储单元。成对的分裂栅极存储单元包括:共用源极/漏极区、成对的选择栅极和成对的存储栅极。共用源极/漏极区由设置在半导体衬底中的第一和第二存储单元共享。成对的选择栅极与第一和第二存储单元相对应并且分别布置在共用源极/漏极区的相对两侧上，每个选择栅极具有平坦的上表面。成对的存储栅极与第一和第二存储单元相对应并且分别布置在第一和第二选择栅极的最外侧周围，每个存储栅极通过电荷捕获层与相应的选择栅极分隔开。电荷捕获层延伸在每个存储栅极下方，每个存储栅极具有长方体形状并且具有平坦的上表面。
[0071]在其他实施例中，本发明涉及一种分裂栅极存储单元。分裂栅极存储单元包括:长方体形的选择栅极、长方体形的存储栅极、存储栅极间隔件和源极/漏极区。选择栅极具有平坦的上表面并且设置在半导体衬底上方，选择栅极通过栅极介电层与半导体衬底分隔开。存储栅极具有平坦的上表面和侧壁并且布置在选择栅极的一侧处，存储栅极通过电荷捕获层与选择栅极分隔开。电荷捕获层延伸在存储栅极下方。存储栅极间隔件直接设置在存储栅极之上。存储栅极间隔件的侧壁与存储栅极的侧壁对准。源极/漏极区设置在半导体衬底中并且位于选择栅极和存储栅极相对两侧处。
[0072]在另一其他实施例中，本发明涉及一种形成具有自对准间隔件的分裂栅极存储单元的方法。在该方法中，提供包括成对的选择栅极和设置在成对的选择栅极上方的对应的硬掩模层的半导体衬底。然后，在硬掩模层的上表面上、沿着硬掩模的侧壁、沿着选择栅极的侧壁以及在半导体衬底的上表面上方形成共形的电荷捕获层。然后，在共形的电荷捕获层的部分上方形成存储栅极材料，存储栅极材料位于半导体衬底的上表面上方，从而存储栅极材料留下电荷捕获层的上侧壁和硬掩模层的上表面暴露。然后，在导电层上方沿着共形的电荷捕获层的上侧壁形成成对的存储栅极间隔件。然后，去除未被成对的存储栅极间隔件覆盖的导电层的一部分，从而形成对应于第二导电层的剩余部分的成对的存储栅极。
[0073] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【主权项】
1.设置在半导体衬底上方的成对的分裂栅极存储单元，包括: 共用源极/漏极区，由设置在所述半导体衬底中的成对的存储单元共享； 成对的选择栅极，与成对的所述存储单元相对应，分别布置在所述共用源极/漏极区的相对两侧上，每个所述选择栅极具有平坦的上表面；以及 成对的存储栅极，与成对的所述存储单元相对应，分别布置在成对的所述选择栅极的最外侧周围，每个所述存储栅极通过电荷捕获层与相应的选择栅极分隔开，其中，所述电荷捕获层延伸在每个所述存储栅极下方，每个所述存储栅极具有长方体形状并且具有平坦的上表面和侧壁。2.根据权利要求1所述的分裂栅极存储单元，还包括: 成对的存储栅极间隔件，直接设置在每个所述存储栅极之上，其中，所述存储栅极间隔件的外侧壁和内侧壁与相应的所述存储栅极的外侧壁和内侧壁垂直对准。3.根据权利要求1所述的分裂栅极存储单元，其中，成对的所述选择栅极的高度大于成对的所述存储栅极的高度。4.根据权利要求1所述的分裂栅极存储单元，还包括: 成对的选择栅极间隔件，直接设置在每个所述选择栅极之上，其中，所述选择栅极间隔件的侧壁与相应的所述选择栅极的侧壁垂直对准。5.根据权利要求1所述的分裂栅极存储单元，还包括: 第一对侧壁间隔件，分别邻接成对的所述存储栅极的外侧壁；以及 第二对侧壁间隔件，分别邻接成对的所述选择栅极的内侧壁。6.根据权利要求1所述的分裂栅极存储单元，还包括: 硅化物层，设置在所述共用源极/漏极区上方；以及 接触蚀刻停止层(CESL)，设置在所述硅化物层上方和所述分裂栅极存储单元的暴露表面上方。7.一种分裂栅极存储单元，包括: 长方体形的选择栅极，具有平坦的上表面并且设置在半导体衬底上方，所述选择栅极通过栅极介电层与所述半导体衬底分隔开； 长方体形的存储栅极，具有平坦的上表面和侧壁并且布置在所述选择栅极的一侧，所述存储栅极通过电荷捕获层与所述选择栅极分隔开； 存储栅极间隔件，直接设置在所述存储栅极之上，其中，所述存储栅极间隔件的外侧壁和内侧壁与所述存储栅极的外侧壁和内侧壁对准；以及 源极/漏极区，设置在所述半导体衬底中并且位于所述选择栅极和所述存储栅极的相对两侧处。8.根据权利要求7所述的分裂栅极存储单元，其中，所述存储栅极间隔件包括氮化硅。9.根据权利要求7所述的分裂栅极存储单元，还包括: 第一侧壁间隔件，设置为邻接所述存储栅极的外侧壁；以及 第二侧壁间隔件，设置为邻接所述选择栅极的内侧壁。10.一种形成具有自对准间隔件的分裂栅极存储单元的方法，包括: 提供包括成对的选择栅极和设置在成对的所述选择栅极上方的相应的硬掩模层的半导体衬底； 在所述硬掩模层的上表面上、沿着硬掩模的侧壁、沿着选择栅极的侧壁以及在所述半导体衬底的上表面上方形成共形的电荷捕获层； 在所述共形的电荷捕获层的部分上方形成存储栅极材料，所述存储栅极材料位于所述半导体衬底的上表面上方，从而所述存储栅极材料留下所述电荷捕获层的上侧壁和所述硬掩模层的上表面暴露； 在所述存储栅极材料上方沿着所述电荷捕获层的上侧壁形成成对的存储栅极间隔件；以及 去除未被成对的所述存储栅极间隔件覆盖的所述存储栅极材料的一部分，从而在成对的所述选择栅极的最外侧周围形成成对的存储栅极。
【文档编号】H01L21/28GK106033759SQ201510114776
【公开日】2016年10月19日
【申请日】2015年3月16日
【发明人】杨宗学, 闵仲强, 吴常明, 刘世昌
【申请人】台湾积体电路制造股份有限公司