功率半导体器件有源区的制造方法
【专利摘要】本发明涉及一种功率半导体器件有源区的制造方法，包括：在衬底上形成栅氧化层；在栅氧化层上形成多晶硅栅极；在衬底内形成P阱；进行N+注入，在P阱内形成N+源区；在衬底和多晶硅栅极上形成注入阻挡介质；光刻并刻蚀掉多晶硅栅极上的注入阻挡介质，多晶硅栅极两侧残留的注入阻挡介质形成注入阻挡侧墙；以多晶硅栅极和注入阻挡侧墙为掩膜进行P+注入，向P阱内注入P型离子；在衬底和多晶硅栅极上淀积介质层；进行接触孔光刻及刻蚀，形成N+源区的接触孔。本发明能大大提高功率器件的雪崩能量EAS，又不会对器件的开启电压VTH和导通电阻Rdon产生明显的影响，在不影响器件常规参数的同时提高了器件在感性负载环境下工作的可靠性。
【专利说明】
功率半导体器件有源区的制造方法
技术领域
[0001]本发明涉及半导体制造领域，特别是涉及一种功率半导体器件有源区的制造方法。
【背景技术】
[0002]现代电子电路由于使用环境和使用条件的特殊性，对功率半导体器件(功率VDM0S、功率IGBT等)的可靠性要求越来越高。功率半导体器件由于使用的需要，常常接在感性负载电路中。以VDMOS为例，在器件关断时，感性负载上的电感产生负载电路所加电源电压两倍大小左右的电压，加在VDMOS器件的漏源极之间，使器件的漏源极之间承受很大的电流冲击。当漏极电压增加且无法被夹断时器件就进入雪崩区，此时的漏-体二极管将产生电流载流子。此时，所有的漏极电流(雪崩电流)将通过漏-体二极管并且受控于电感负载。如果流向体区的电流足够大，它将导通寄生晶体管，使器件产生雪崩击穿，器件因烧毁而永久失效。
[0003]因此，迫切需要增大功率半导体器件的雪崩能量，以使器件能安全工作在感性负载电路中。
【发明内容】
[0004]基于此，有必要提供一种能提高器件的雪崩能量(EAS)的功率半导体器件有源区的制造方法。
[0005]—种功率半导体器件有源区的制造方法，包括:在衬底上形成栅氧化层;在所述栅氧化层上形成多晶硅栅极;在所述衬底内形成P阱；进行N+注入，在所述P阱内形成N+源区；在所述衬底和多晶硅栅极上形成注入阻挡介质;光刻并刻蚀掉所述多晶硅栅极上的注入阻挡介质，所述多晶硅栅极两侧残留的注入阻挡介质形成注入阻挡侧墙；以所述多晶硅栅极和注入阻挡侧墙为掩膜进行P+注入，向所述P阱内注入P型离子;所述P+注入的注入剂量少于所述N+注入的注入剂量;在所述衬底和多晶硅栅极上淀积介质层;进行接触孔光刻及刻蚀，形成所述N+源区的接触孔。
[0006]在其中一个实施例中，所述注入阻挡介质是双层结构，所述在衬底和多晶硅栅极上形成注入阻挡介质的步骤，是先后进行氮化硅淀积和正硅酸乙酯(TEOS)淀积。
[0007]在其中一个实施例中，所述在衬底和多晶硅栅极上形成注入阻挡介质的步骤，是低压化学气相淀积1000埃?3000埃厚度的氮化硅，以及以正硅酸乙酯为反应剂低压化学气相淀积5000埃?10000埃的二氧化硅。
[0008]在其中一个实施例中，所述进行N+注入的步骤之后、所述在衬底和多晶硅栅极上形成注入阻挡介质的步骤之前，还包括以所述多晶硅栅极为掩膜进行P+注入，向所述P阱内注入P型离子的步骤;所述以多晶硅栅极为掩膜进行P+注入的步骤和所述以多晶硅栅极和注入阻挡侧墙为掩膜进行P+注入的步骤这两次P+注入的注入剂量之和小于所述N+注入的注入剂量。
[0009]在其中一个实施例中，所述以多晶硅栅极为掩膜进行P+注入的步骤，注入剂量为2E15cm—2?5E15cm—2;所述以多晶硅栅极和注入阻挡侧墙为掩膜进行P+注入的步骤，注入剂量为lE15cm—2?4E15cm—所述N+注入的注入剂量为5E15cm—2?1.3E16cnf2。
[0010]在其中一个实施例中，所述两次P+注入的注入剂量之和比所述N+注入的注入剂量小 2E15cm—2 ?4E15cm—2。
[0011]在其中一个实施例中，所述在衬底和多晶硅栅极上淀积介质层的步骤，是淀积形成无掺杂娃玻璃和磷娃玻璃的双层介质层结构。
[0012]在其中一个实施例中，所述形成N+源区的接触孔的步骤之后，还包括进行接触孔P+注入的步骤。
[0013]在其中一个实施例中，所述光刻并刻蚀掉多晶硅栅极上的注入阻挡介质的步骤，是进行与所述多晶硅栅极上注入阻挡介质的总厚度等厚的刻蚀。
[0014]在其中一个实施例中，所述光刻并刻蚀掉多晶硅栅极上的注入阻挡介质的步骤，是米用干法刻蚀。
[0015]上述功率半导体器件有源区的制造方法，通过P+注入降低了体区电阻Rb，因此能大大提高功率器件的雪崩能量EAS。同时由于注入阻挡侧墙的阻挡，注入的P型离子远离器件沟道，因此又不会对器件的开启电压Vth和导通电阻!^㈨产生明显的影响，在不影响器件常规参数的同时提高了器件在感性负载环境下工作的可靠性。
【附图说明】
[0016]图1为一实施例中功率半导体器件的有源区和终端区的示意图；
[0017]图2为一实施例中功率半导体器件有源区的制造方法的流程图；
[0018]图3a?图3c为功率半导体器件在制造过程中的剖面示意图。
【具体实施方式】
[0019]为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
[0020]除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0021]本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易地将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
[0022]功率半导体器件可以是垂直双扩散金属氧化物半导体场效应晶体管(VDM0SFET)、绝缘栅双极型晶体管(IGBT)等功率器件。本发明增大雪崩能量EAS的原理是:功率VDMOS和IGBT由于存在着寄生晶体管NPN(其中的两个N区分别是N-型外延层和N+源区，P区是指P阱)。感性负载中的VDMOS和IGBT关断瞬间，漏-体(反向PN结)二极管上流过较大的电流，通过设法减小体区电阻Rb，使寄生NPN晶体管的PN结两端的电压低于PN结的开启电压而使寄生晶体管难以导通，从而消除雪崩击穿。如果体区电阻Rb过大，当寄生NPN晶体管的PN结两端的电压大于PN结的开启电压时，寄生晶体管导通后，栅极就会对电流失去控制，同时由于寄生NPN晶体管的电流放大作用使电流迅速增大，从而使器件发生雪崩击穿而失效。
[0023]参见图1，其包括有源区100和有源区100外围的终端区200。图2为一实施例中功率半导体器件有源区的制造方法的流程图，包括如下步骤:
[0024]S110，在衬底上形成栅氧化层。
[0025]可以在形成终端区的P型场限环(通过P+注入形成，本说明书中将其称为第一次P+注入)和进行有源区场氧化层刻蚀以后，进行有源区的栅氧化层的制备。在其中一个实施例中，采用热氧化的方式生长栅氧。栅氧的生长可以采用干氧工艺，也可以采用干湿干(干氧_湿氧-干氧)的工艺。
[0026]S120，在栅氧化层上形成多晶硅栅极。
[0027]在本实施例中，是淀积多晶娃，并进行多晶娃磷扩散(在其他实施例中也可以是对多晶硅进行磷离子注入)，然后对多晶硅进行光刻与刻蚀，形成多晶硅栅极。
[0028]SI 30，在衬底内形成P阱。
[0029]注入P型杂质离子并扩散，形成P阱。
[0030]S140，进行N+注入，在P阱内形成N+源区。
[0031]通过本领域习知的方式进行N+注入在P阱内形成N+源区。图3a是步骤S140完成后功率半导体器件的剖面示意图，包括P阱I，N+源区2，栅氧化层3及多晶硅栅极4。
[0032]S150，在衬底和多晶硅栅极上形成注入阻挡介质。
[0033]在本实施例中，是通过淀积工艺在衬底和多晶硅栅极表面形成一层能够阻挡离子注入的注入阻挡介质。在其中一个实施例中，注入阻挡介质可以采用双层结构，以根据工艺的实际需求获得比单层结构更好的阻挡效果。图3b是步骤S150完成后功率半导体器件的剖面示意图，在图3b所示实施例中，注入阻挡介质包括低压化学气相淀积(LPCVD)形成的氮化硅(Si3N4)层5和以正硅酸乙酯(TEOS)为反应剂LPCVD5000埃?10000埃的二氧化硅。
[0034]S160，光刻并刻蚀掉多晶硅栅极上的注入阻挡介质，形成注入阻挡侧墙。
[0035]参见图3c，由于多晶硅栅极4台阶处的注入阻挡介质的厚度会大于多晶硅栅极4上的注入阻挡介质的厚度，因此在将多晶硅栅极上的注入阻挡介质正好刻蚀干净时，多晶硅栅极4两侧仍然会残留注入阻挡介质，形成注入阻挡侧墙7。
[0036]在其中一个实施例中，步骤S160是进行与多晶硅栅极4上的注入阻挡介质的总厚度等厚的刻蚀，注入阻挡侧墙7各处厚度约等于该处注入阻挡介质总厚度与多晶硅栅极4上的注入阻挡介质总厚度之差。在其他实施例中，也可以进行少量的过刻蚀。
[0037]S170，以多晶硅栅极和注入阻挡侧墙为掩膜进行P+注入，向P阱内注入P型离子。
[0038]本说明书中将本步骤的P+注入称为第三次P+注入。为了降低体区电阻Rb，P+注入的剂量不能太小。但由于注入的P型离子在后续的高温扩散工艺中会向四周扩散，如果注入的P+离子离器件沟道较近，就容易扩散到沟道中去，增大器件的开启电压V?和导通电阻Rdcin，使器件的温升增大，从而使器件的可靠性降低。上述功率半导体器件有源区的制造方法，通过注入阻挡侧墙7限制了 P型离子的注入区域，因此注入的P型杂质离子离沟道的距离较远，后续的高温扩散过程也难以将P型离子扩散到器件沟道中，对器件的开启电压Vth和导通电阻Rdcin的影响很小。且由于注入阻挡侧墙7自身的物理结构特性，使得其宽度不会大(在采用干法刻蚀的实施例中注入阻挡侧墙7的宽度一般约等于栅氧化层3和多晶硅栅极4的总厚度)，因此能保证一个较大的P型杂质离子注入区域，可以显著地降低体区电阻Rb。
[0039]注意本步骤P+注入的注入剂量应少于步骤S140中N+注入的注入剂量，否则会造成器件的开启电压Vth过大。
[0040]S180，在衬底和多晶硅栅极上淀积介质层。
[0041 ]在本实施例中，采用无掺杂硅玻璃(USG)和磷硅玻璃(PSG)的双层结构作为介质层。在其他实施例中，也可以采用其他习知的介质层材料和其他结构(例如单层的介质层结构)。
[0042]S190，进行接触孔光刻及刻蚀，形成N+源区的接触孔。
[0043]后续工艺可以采用常规的功率半导体器件制造工艺将器件制造完成。例如进行向接触孔内填充金属，在介质层上形成正面金属层;在正面金属层上形成钝化层;进行功率晶体管的背面工艺等步骤。
[0044]上述功率半导体器件有源区的制造方法，通过第三次P+注入降低了体区电阻Rb，因此能大大提高功率器件的雪崩能量EAS。同时由于注入阻挡侧墙7的阻挡，注入的P型离子远离器件沟道，因此又不会对器件的开启电压Vth和导通电阻!^㈨产生明显的影响，在不影响器件常规参数的同时提高了器件在感性负载环境下工作的可靠性。
[0045]注入阻挡侧墙7还对栅氧化层3和多晶硅栅极4有很好的保护作用。在注入阻挡介质为Si3N4和TEOS双层结构的实施例中，Si3N4和TEOS同时又是很好的杂质阻挡层，两种介质混合的双层结构对杂质的阻挡效果更好。
[0046]多晶硅、栅氧化层和芯片表面交界处的注入阻挡侧墙7还能提高功率VDMOS和IGBT常规参数中的开启电压Vth和栅源漏电Igss的良率，从而提高功率器件制造的良率。在后续的介质层淀积USG和PSG双层结构的实施例中，接触孔刻蚀和金属溅射完成后，栅氧化层3和多晶硅栅极4与接触孔中(与N+源区相连的)源极金属之间就有Si3N4、TEOS、USG和PSG这四种介质层，对杂质离子的隔离和阻挡效果更佳，对比常规的只有USG和PSG这两种介质层的工艺，栅源漏电Igss能进一步减小。同时，在进行Vcs和V?测试时，不会因介质层PSG和USG质量较差，而出现很小的栅源击穿电压VCS(如几伏)，也不会出现漏极电流Id的值太大而使V?的测试值表现为接近O或一个IV以下的很小的值，即Vth短路或接近短路失效的现象。故多重介质(Si3N4、TE0S、USG、PSG)相隔离的结构对改善Vth和Igss的良率效果更佳。
[0047]在其中一个实施例中，在步骤S140和S150之间，还包括以多晶硅栅极4为掩膜进行P+注入，向P阱I内注入P型杂质离子的步骤。本说明书将该步骤的P+注入称为第二次P+注入。在第二次P+注入的基础上增加第三次P+注入，可以进一步降低体区电阻Rb。第二次P+注入和第三次P+注入的注入剂量之和小于步骤S140的N+注入的剂量。如前述，第二次和第三次P+注入的注入剂量如较大，会导致P型离子在后续的扩散步骤中进入沟道，增大器件的开启电压V?和导通电阻Rdcm。在其中一个实施例中，第二次P+注入的注入剂量为2E15cm—2?5E15cm—第三次P+注入的注入剂量为lE15cm—2?4E15cm—2;N+注入的注入剂量为5E15cm—2?1.3E16cm—2。进一步地，第二次P+注入和第三次P+注入的注入剂量之和应比N+注入的注入剂量小 2E15cm—2 ?4E15cm—20
[0048]在其中一个实施例中，步骤S150是低压化学气相淀积1000埃?3000埃厚度的氮化硅，以及以正硅酸乙酯为反应剂低压化学气相淀积5000埃?10000埃的二氧化硅。
[0049]在其中一个实施例中，步骤S160采用干法刻蚀。
[0050]在其中一个实施例中，步骤S190之后可再进行一次接触孔P+注入(第四次P+注入)，这样能使器件各元胞与源极的接触良好，避免个别元胞因接触不好使该元胞发生雪崩击穿而使器件损坏。同时这种方法会适当减小器件体区电阻Rb，对雪崩能量EAS将有进一步的提高，并且这种方法不会增大器件的开启电压Vth和导通电阻Rdcin，有利于提高圆片上各个管芯的EAS的一致性和良好性。但这种方法会增大制造成本，适用于高端客户和对EAS要求极高的客户的功率半导体器件的制造。对于普通客户，严格控制接触孔刻蚀的工艺，使接触孔接触良好即可。
[0051 ]在其中一个实施例中，四次P+注入的杂质离子均为硼离子。在其他实施例中，也可以为其他本领域技术人员使用的P型杂质离子。
[0052]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
【主权项】
1.一种功率半导体器件有源区的制造方法，包括: 在衬底上形成栅氧化层； 在所述栅氧化层上形成多晶硅栅极； 在所述衬底内形成P阱； 进行N+注入，在所述P阱内形成N+源区； 在所述衬底和多晶硅栅极上形成注入阻挡介质； 光刻并刻蚀掉所述多晶硅栅极上的注入阻挡介质，所述多晶硅栅极两侧残留的注入阻挡介质形成注入阻挡侧墙； 以所述多晶硅栅极和注入阻挡侧墙为掩膜进行P+注入，向所述P阱内注入P型离子;所述P+注入的注入剂量少于所述N+注入的注入剂量； 在所述衬底和多晶硅栅极上淀积介质层； 进行接触孔光刻及刻蚀，形成所述N+源区的接触孔。2.根据权利要求1所述的功率半导体器件有源区的制造方法，其特征在于，所述注入阻挡介质是双层结构，所述在衬底和多晶硅栅极上形成注入阻挡介质的步骤，是先后进行氮化硅淀积和正硅酸乙酯淀积。3.根据权利要求2所述的功率半导体器件有源区的制造方法，其特征在于，所述在衬底和多晶硅栅极上形成注入阻挡介质的步骤，是低压化学气相淀积1000埃?3000埃厚度的氮化硅，以及以正硅酸乙酯为反应剂低压化学气相淀积5000埃?10000埃的二氧化硅。4.根据权利要求1所述的功率半导体器件有源区的制造方法，其特征在于，所述进行N+注入的步骤之后、所述在衬底和多晶硅栅极上形成注入阻挡介质的步骤之前，还包括以所述多晶硅栅极为掩膜进行P+注入，向所述P阱内注入P型离子的步骤;所述以多晶硅栅极为掩膜进行P+注入的步骤和所述以多晶硅栅极和注入阻挡侧墙为掩膜进行P+注入的步骤这两次P+注入的注入剂量之和小于所述N+注入的注入剂量。5.根据权利要求4所述的功率半导体器件有源区的制造方法，其特征在于，所述以多晶硅栅极为掩膜进行P+注入的步骤，注入剂量为2E15cm-2?5E15cm-2;所述以多晶硅栅极和注入阻挡侧墙为掩膜进行P+注入的步骤，注入剂量为lE15cm」?4E15cm」;所述N+注入的注入剂量为 5E15cm-2?1.3E16cm-2。6.根据权利要求5所述的功率半导体器件有源区的制造方法，其特征在于，所述两次P+注入的注入剂量之和比所述N+注入的注入剂量小2E15cm-2?4E15cm-2。7.根据权利要求1所述的功率半导体器件有源区的制造方法，其特征在于，所述在衬底和多晶硅栅极上淀积介质层的步骤，是淀积形成无掺杂硅玻璃和磷硅玻璃的双层介质层结构。8.根据权利要求1所述的功率半导体器件有源区的制造方法，其特征在于，所述形成N+源区的接触孔的步骤之后，还包括进行接触孔P+注入的步骤。9.根据权利要求1所述的功率半导体器件有源区的制造方法，其特征在于，所述光刻并刻蚀掉多晶硅栅极上的注入阻挡介质的步骤，是进行与所述多晶硅栅极上注入阻挡介质的总厚度等厚的刻蚀。10.根据权利要求9所述的功率半导体器件有源区的制造方法，其特征在于，所述光刻并刻蚀掉多晶硅栅极上的注入阻挡介质的步骤，是采用干法刻蚀。
【文档编号】H01L29/06GK106024635SQ201610529258
【公开日】2016年10月12日
【申请日】2016年7月6日
【发明人】李学会
【申请人】深圳深爱半导体股份有限公司