一种半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，包括提供设置有逻辑电路区域及闪存单元区域的衬底，在衬底上形成逻辑多晶硅层；在逻辑多晶硅层上形成缓冲氧化物层，去除闪存单元区域上的缓冲氧化物层，减薄闪存单元区域上的逻辑多晶硅层厚度，逻辑电路区域上保留有缓冲氧化物层；于闪存单元区域上刻蚀出贯穿逻辑多晶硅层的多个沟槽；在上述形成的结构表面形成多晶硅层，去除逻辑电路区域上方的缓冲氧化物层及多晶硅层。本发明在逻辑电路区域上仅形成一层逻辑多晶硅层，避免两层多晶硅栅结构之间的界面减弱逻辑电路区域中的器件性能，闪存单元区域上仍为两层多晶硅栅结构，不影响闪存单元的工作，进而可提高嵌入式闪存的工作性能。
【专利说明】
一种半导体器件及其制造方法
技术领域
[0001]本发明涉及半导体制造领域，特别是涉及一种半导体器件及其制造方法。【背景技术】
[0002]嵌入式闪存(Embedded Flash)技术将闪存存储器电路嵌入到标准的逻辑或混合电路工艺中，由于高效集成的优势，已被广泛应用到各种消费电子产品、工业应用、个人电脑和有线通讯设备。
[0003]如图1?图3所示，现有技术中的构成存储器电路的闪存单元通常是两层多晶硅栅结构，其制造方法如下:
[0004]如图1所示，提供一包括逻辑电路区域111及闪存单元区域112的衬底，所述衬底还包括设置于所述闪存单元区域上的浮栅层113以及设置于所述浮栅层113上的氧化物-氮化物-氧化物介质层(0N0, Oxide Nitride Oxide) 114;在所述衬底上沉积第一多晶硅层12。
[0005]如图2所示，在所述第一多晶硅层12上涂光刻胶13,然后在所述闪存单元区域 112上刻蚀出贯穿所述第一多晶硅层12及所述氧化物-氮化物-氧化物介质层114的沟槽。
[0006]如图3所示，去除所述光刻胶层13,在所述第一多晶硅层12及所述沟槽内沉积第二多晶硅层14,以此形成两层多晶硅栅结构。
[0007]上述两层多晶硅栅结构之间会形成一个界面，如图3所示，所述界面位于所述第一多晶硅层12及所述第二多晶硅层14之间，该界面会使所述逻辑电路区域111中的器件性能减弱，影响逻辑电路工作，因此如何使两层多晶硅栅结构之间的界面不影响逻辑或混合电路中器件的性能进而提高嵌入式闪存的性能已成为本领域技术人员亟待解决的问题之一。
【发明内容】
[0008]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件及其制造方法，用于解决现有技术中两层多晶硅栅结构之间的界面使逻辑电路区域中的器件性能减弱，进而影响逻辑电路工作的问题。
[0009]为实现上述目的及其他相关目的，本发明提供一种半导体器件的制造方法，所述半导体器件的制造方法至少包括:
[0010]步骤一:提供一衬底，所述衬底包括逻辑电路区域及闪存单元区域，在所述衬底上形成逻辑多晶硅层；
[0011]步骤二:在所述逻辑多晶硅层上形成缓冲氧化物层，去除所述闪存单元区域上的缓冲氧化物层，减薄所述闪存单元区域上的逻辑多晶硅层厚度，所述逻辑电路区域上保留有缓冲氧化物层；
[0012]步骤三:于所述闪存单元区域上刻蚀出贯穿所述逻辑多晶硅层的多个沟槽；
[0013]步骤四:在步骤三形成的结构表面形成多晶硅层，去除所述逻辑电路区域上方的缓冲氧化物层及多晶硅层。
[0014]优选地，步骤一中提供的衬底的闪存单元区域上还设置有浮栅层及位于所述浮栅层上方的氧化物-氮化物-氧化物介质层。
[0015]更优选地，步骤三中，多个沟槽贯穿所述浮栅层上方的氧化物-氮化物-氧化物介质层。
[0016]优选地，步骤二采用湿法刻蚀去除所述闪存单元区域上的缓冲氧化物层。
[0017]优选地，步骤二采用研磨的方式减薄所述闪存单元区域上的逻辑多晶硅层。
[0018]优选地，所述闪存单元区域上的逻辑多晶硅层厚度减薄至300埃?500埃。
[0019]优选地，步骤四采用干法刻蚀去除所述逻辑电路区域上方的缓冲氧化物层及多晶娃层。
[0020]为实现上述目的及其他相关目的，本发明提供一种半导体器件，所述半导体器件至少包括:位于衬底上的逻辑电路区域及闪存单元区域，逻辑多晶硅层设置于所述逻辑电路区域及所述闪存单元区域上，所述闪存单元区域上方的逻辑多晶硅层上设置有多晶硅层。
[0021]优选地，所述闪存单元区域与所述逻辑多晶硅层之间还设置有浮栅层及氧化物-氮化物-氧化物介质层，所述氧化物_氮化物_氧化物介质层位于所述浮栅层上。
[0022]如上所述，本发明的半导体器件及其制造方法，具有以下有益效果:
[0023]本发明的半导体器件及其制造方法采用新的制造方法在逻辑电路区域上仅形成一层逻辑多晶硅层，避免两层多晶硅栅结构之间的界面减弱逻辑电路区域中的器件性能， 进而提尚嵌入式闪存的工作性能。【附图说明】
[0024]图1?图3显示为现有技术中的嵌入式闪存多晶硅栅结构制造方法各步骤所呈现的横截面示意图。
[0025]图4显示为本发明的半导体器件的制造方法流程示意图。
[0026]图5?图11显示为本发明的半导体器件的制造方法各步骤所呈现的横截面示意图。
[0027]图12显示为本发明的半导体器件的结构示意图。
[0028]元件标号说明
[0029]111逻辑电路区域
[0030]112闪存单元区域
[0031]113浮栅层[〇〇32]114氧化物-氮化物-氧化物介质层
[0033]12第一多晶硅层
[0034]13光刻胶
[0035]14第二多晶硅层
[0036]2半导体器件
[0037]211逻辑电路区域
[0038]212闪存单元区域
[0039]213浮栅层
[0040]214氧化物-氮化物-氧化物介质层
[0041]22逻辑多晶硅层
[0042]23缓冲氧化物层
[0043]24第一光刻胶层
[0044]25第二光刻胶层
[0045]26多晶硅层
[0046]27第三光刻胶层
[0047]S1?S4步骤一?步骤四【具体实施方式】
[0048]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0049]请参阅图4?图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0050]如图4?图12所示，本发明提供一种半导体器件的制造方法，所述半导体器件的制造方法至少包括:
[0051]步骤一 S1:提供一衬底，所述衬底包括逻辑电路区域21及闪存单元区域22,在所述衬底上形成逻辑多晶硅层22。
[0052]具体地，如图5所示，所述衬底至少包括逻辑电路区域211及闪存单元区域212,所述逻辑电路区域211与所述闪存单元区域212处于同一衬底上，所述逻辑电路区域211位于所述闪存单元区域212的左侧。所述闪存单元区域212上设置有浮栅层213及位于所述浮栅层213上方的氧化物-氮化物-氧化物介质层214。
[0053]在本实施例中，所述逻辑多晶硅层22通过如化学气相沉积或热氧化等方法制备于所述逻辑电路区域211表面及所述闪存单元区域212上的氧化物-氮化物-氧化物介质层214表面，所述逻辑多晶硅层22的厚度设定为1000埃。
[0054]步骤二S2:在所述逻辑多晶硅层22上形成缓冲氧化物层23,去除所述闪存单元区域上的缓冲氧化物层，减薄所述闪存单元区域上的逻辑多晶硅层厚度，所述逻辑电路区域上保留有缓冲氧化物层。
[0055]具体地，如图6所示，所述缓冲氧化物层23通过如化学气相沉积或热氧化等方法制备于所述逻辑多晶硅层22表面。
[0056]如图7所示，在本实施例中，在所述缓冲氧化物层23表面通过旋涂或喷涂形成第一光刻胶层24,并曝光；然后采用湿法刻蚀去除所述闪存单元区域212上的光刻胶层及缓冲氧化物层。
[0057]如图8所示，在本实施例中，通过研磨的方式将所述闪存单元区域212上的逻辑多晶硅层22减薄，所述闪存单元区域212上的逻辑多晶硅层22的厚度设置在300埃?500 埃。所述逻辑电路区域211上的缓冲氧化物层23同时被研磨，但仍保留有一部分缓冲氧化物层23。减薄所述闪存单元区域212上的逻辑多晶硅层22的方法并不仅限于本实施例所列举的研磨，也可采用刻蚀等方法，在此不一一赘述。
[0058]步骤三S3:于所述闪存单元区域212上刻蚀出贯穿所述逻辑多晶硅层22的多个沟槽。
[0059]具体地，如图9所示，在本实施例中，在所述缓冲氧化物层23及所述逻辑多晶硅层 22表面通过旋涂或喷涂形成第二光刻胶层25,并曝光。然后在所述闪存单元区域212上刻蚀出多个沟槽，所述沟槽贯穿所述逻辑多晶硅层22及所述氧化物-氮化物-氧化物介质层 214,本步骤中可以采用干法刻蚀或湿法刻蚀，由于干法刻蚀的精度较高，本实施例中优选为干法刻蚀。接着，去除所述第二光刻胶层25。
[0060]步骤四S4:在步骤三形成的结构表面形成多晶硅层26,去除所述逻辑电路区域 211上方的缓冲氧化物层23及多晶硅层26。
[0061]具体地，如图10所示，所述多晶硅层26通过如化学气相沉积或热氧化等方法制备于所述缓冲氧化物层23及所述逻辑多晶硅层22表面，所述沟槽内形成凹陷。
[0062]如图11所示，在所述多晶硅层26表面通过旋涂或喷涂形成第三光刻胶层27,并曝光；然后通过刻蚀去除所述逻辑电路区域211上方的缓冲氧化物层23及多晶硅层26,本步骤中可以采用干法刻蚀或湿法刻蚀，由于干法刻蚀的精度较高，本实施例中优选为干法刻蚀。接着，去除所述第三光刻胶层27,形成嵌入式闪存的栅结构。
[0063]如图12所示，上述方法制成的半导体器件2包括:
[0064]衬底，所述衬底包括逻辑电路区域211、闪存单元区域212、位于所述闪存单元区域212上的浮栅层213以及位于所述浮栅层213上的氧化物-氮化物-氧化物介质层214。
[0065]逻辑多晶硅层22,设置于所述逻辑电路区域211及所述氧化物-氮化物-氧化物介质层214上。
[0066]以及位于所述闪存单元区域212上方逻辑多晶硅层22上多晶硅层26。
[0067]所述半导体器件2的逻辑电路区域211上经设置一层逻辑多晶硅层22,避免两层多晶硅栅结构之间的界面减弱逻辑电路区域中的器件性能；同时闪存单元区域212上设置有逻辑多晶硅层22及多晶硅层26,仍为两层多晶硅栅结构，不影响闪存单元的工作；因此可有效提高嵌入式闪存的工作性能。
[0068]综上所述，本发明提供一种半导体器件的制造方法，包括:提供一衬底，所述衬底包括逻辑电路区域及闪存单元区域，在所述衬底上形成逻辑多晶硅层；在所述逻辑多晶硅层上形成缓冲氧化物层，去除所述闪存单元区域上的缓冲氧化物层，减薄所述闪存单元区域上的逻辑多晶硅层厚度，所述逻辑电路区域上保留有缓冲氧化物层；于所述闪存单元区域上刻蚀出贯穿所述逻辑多晶硅层的多个沟槽；在上述形成的结构表面形成多晶硅层，去除所述逻辑电路区域上方的缓冲氧化物层及多晶硅层。本发明的半导体器件及其制造方法采用新的制造方法在逻辑电路区域上仅形成一层逻辑多晶硅层，避免两层多晶硅栅结构之间的界面减弱逻辑电路区域中的器件性能，进而提高嵌入式闪存的工作性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0069] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种半导体器件的制造方法，其特征在于，所述半导体器件的制造方法至少包括: 步骤一:提供一衬底，所述衬底包括逻辑电路区域及闪存单元区域，在所述衬底上形成逻辑多晶娃层；步骤二:在所述逻辑多晶硅层上形成缓冲氧化物层，去除所述闪存单元区域上的缓冲 氧化物层，减薄所述闪存单元区域上的逻辑多晶硅层厚度，所述逻辑电路区域上保留有缓 冲氧化物层；步骤三:于所述闪存单元区域上刻蚀出贯穿所述逻辑多晶硅层的多个沟槽；步骤四:在步骤三形成的结构表面形成多晶硅层，去除所述逻辑电路区域上方的缓冲 氧化物层及多晶硅层。2.根据权利要求1所述的半导体器件的制造方法，其特征在于:步骤一中提供的衬底 的闪存单元区域上还设置有浮栅层及位于所述浮栅层上方的氧化物-氮化物-氧化物介质层。3.根据权利要求2所述的半导体器件的制造方法，其特征在于:步骤三中，多个沟槽贯 穿所述浮栅层上方的氧化物-氮化物-氧化物介质层。4.根据权利要求1所述的半导体器件的制造方法，其特征在于:步骤二采用湿法刻蚀 去除所述闪存单元区域上的缓冲氧化物层。5.根据权利要求1所述的半导体器件的制造方法，其特征在于:步骤二采用研磨的方 式减薄所述闪存单元区域上的逻辑多晶硅层。6.根据权利要求1所述的半导体器件的制造方法，其特征在于:所述闪存单元区域上 的逻辑多晶硅层厚度减薄至300埃?500埃。7.根据权利要求1所述的半导体器件的制造方法，其特征在于:步骤四采用干法刻蚀 去除所述逻辑电路区域上方的缓冲氧化物层及多晶硅层。8.—种半导体器件，其特征在于，所述半导体器件至少包括:位于衬底上的逻辑电路区域及闪存单元区域，逻辑多晶硅层设置于所述逻辑电路区域 及所述闪存单元区域上，所述闪存单元区域上方的逻辑多晶硅层上设置有多晶硅层。9.根据权利要求8所述的半导体器件，其特征在于:所述闪存单元区域与所述逻辑多 晶硅层之间还设置有浮栅层及氧化物-氮化物-氧化物介质层，所述氧化物-氮化物-氧 化物介质层位于所述浮栅层上。
【文档编号】H01L27/115GK105990368SQ201510094987
【公开日】2016年10月5日
【申请日】2015年3月3日
【发明人】陈建奇
【申请人】中芯国际集成电路制造(上海)有限公司