半导体结构及其制造方法

半导体结构及其制造方法
【专利摘要】本发明公开一种半导体结构及其制造方法。半导体结构包括基底、多层复合层以及至少一复合柱。基底包括第一区以及第二区。复合层位于基底上。各复合层包括至少一裸露表面以及至少一侧壁。裸露表面以及侧壁形成至少一阶梯结构。复合柱位于复合层的裸露表面上。
【专利说明】
半导体结构及其制造方法
技术领域
[0001] 本发明涉及一种半导体结构及其制造方法，且特别是涉及一种具有阶梯结构的半 导体结构及其制造方法。
【背景技术】
[0002] 随着集成电路积成度的提升，半导体元件的关键尺寸（critical dimension，CD) 日渐缩小，为了达到高密度以及高效能的目标，在有限的单位面积内，往三维空间发展已 蔚为趋势。以非挥发性存储器为例，其包括由多个存储单元排列而成的垂直式存储阵列 (memory array)。上述三维半导体元件虽然使得单位面积内的存储器容量增加，但也增加 了不同层之间元件彼此连接的困难度。
[0003] 近年来，在三维半导体元件中发展出阶梯状的半导体结构，以使位于每层的元件 容易与其他元件进行连接。然而，定义多层阶梯需要经由多次光刻及蚀刻制作工艺，如此一 来不仅增加了制造成本，也严重影响产能。另外，由于元件尺寸的缩减，光刻制作工艺中的 叠对（overlay)对准的困难度也随之增加。因此，如何简化三维半导体元件中阶梯结构的 制作工艺，并增加光刻制作工艺的制作工艺裕度，为当前所需研究的课题。

【发明内容】

[0004] 本发明的目的在于提供一种半导体结构，可增加光刻制作工艺的制作工艺裕度。
[0005] 本发明的目的在于提供一种半导体结构的制造方法，可大幅简化所需的光掩模数 及制作工艺步骤。
[0006] 为达上述目的，本发明提供一种半导体结构，包括基底、多层复合层以及至少一复 合柱。基底包括第一区以及第二区。复合层位于基底上。各复合层包括至少一裸露表面以 及至少一侧壁。裸露表面以及侧壁形成至少一阶梯结构。复合柱位于复合层的裸露表面上。
[0007] 在本发明的一实施例中，上述复合柱的高度大于等于复合层的高度。
[0008] 在本发明的一实施例中，上述复合层为N层，复合柱的个数为X个，其中 X刍N/2-1，N会4且N为偶数、X会1且X为整数。
[0009] 在本发明的一实施例中，上述阶梯结构分别位于基底的第一区以及第二区，且各 阶梯结构的高度分别沿相反的方向降低。
[0010] 在本发明的一实施例中，上述复合柱位于基底的第一区或第二区的复合层的裸露 表面上。
[0011] 在本发明的一实施例中，上述复合柱的侧壁与各复合层的侧壁中的一者相连。
[0012] 在本发明的一实施例中，上述各复合层至少包括两个材料层，材料层包括导体层、 半导体层、介电层或其组合。
[0013] 本发明提供一种半导体结构的制造方法，包括以下步骤。提供基底，基底包括第一 区以及第二区。在基底上形成多层复合层。对复合层进行m次图案化制作工艺，m为1以 上的正整数，以于基底上形成至少一阶梯结构以及至少一复合柱。其中m 3 2次的图案化 制作工艺包括以下步骤。形成第m图案化掩模层，第m图案化掩模层覆盖第m-1次图案化 制作工艺所形成至少一第m-1沟槽的侧壁。以第m图案化掩模层为掩模，移除部分复合层， 以形成至少一第m沟槽。移除第m图案化掩模层。另外，阶梯结构包括至少一裸露表面，且 复合柱分别位于阶梯结构的裸露表面上。
[0014] 在本发明的一实施例中，上述复合层为N层，N 3 4且N为偶数，对复合层进行m次 图案化制作工艺时，移除的复合层的层数L满足L = N/2m，直到L = 1。
[0015] 在本发明的一实施例中，对复合层进行m次图案化制作工艺的方法包括以下步 骤。在基底上形成覆盖部分复合层的第一图案化掩模层。移除未被第一图案化掩模层覆盖 的部分复合层，以形成第一沟槽。移除第一图案化掩模层。在基底上形成覆盖第一沟槽侧 壁的第二图案化掩模层。移除未被第二图案化掩模层覆盖的部分复合层，以形成至少一第 二沟槽。移除第二图案化掩模层，以于基底上形成至少一阶梯结构以及至少一复合柱。
[0016] 在本发明的一实施例中，上述复合层具有最顶表面，且第二图案化掩模层同时覆 盖第一沟槽的侧壁以及位于第一沟槽的侧壁上方的部分最顶表面。
[0017] 在本发明的一实施例中，上述至少一复合柱的侧壁包括部分至少一第m-Ι沟槽的 侧壁或部分至少一第m沟槽的侧壁。
[0018] 在本发明的一实施例中，上述于基底上形成至少一阶梯结构的方法包括分别于基 底的第一区以及第二区上形成至少一阶梯结构，且各阶梯结构的高度分别沿相反的方向降 低。
[0019] 在本发明的一实施例中，上述半导体结构的制造方法还包括分别于基底的第一区 以及第二区上形成至少一复合柱。
[0020] 在本发明的一实施例中，上述复合柱的高度大于等于各复合层的高度。
[0021] 在本发明的一实施例中，上述复合层为N层，复合柱的个数为X个，其中 X刍N/2-1，N会4且N为偶数、X会1且X为整数。
[0022] 基于上述，由于本发明提出具有阶梯结构以及复合柱的半导体结构，除了可使位 于每层的元件容易与其他元件进行连接之外，还可在形成阶梯结构的光刻制作工艺中，提 供叠对对准的制作工艺裕度。另外，在本发明的半导体结构的制造方法中，通过在沟槽的侧 壁以及复合层的表面上覆盖图案化掩模层，以利后续制作工艺同时形成阶梯结构以及复合 柱。并且，每次图案化制作工艺所移除的复合层的层数为前一次的一半。如此一来，与现有 的制作工艺相比，在制造相同层数的阶梯结构时，可大幅简化图案化制作工艺的次数，进而 达到降低制造成本及提升产能的目标。
[0023] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附 图作详细说明如下。
【附图说明】
[0024] 图1A至图1H为本发明的一实施例所绘示的半导体结构的制造流程剖视图；
[0025] 图2A至图2E为本发明的另一实施例所绘示的半导体结构的制造流程剖视图；
[0026] 图3至图4分别为本发明的又一实施例所绘示的半导体结构的剖视图；
[0027] 图5至图12分别为本发明的再一实施例所绘示的半导体结构的剖视图。
[0028] 符号说明
[0029] 10 :基底
[0030] 12、14:材料层
[0031] 16:复合层
[0032] 17、17a、17b、17c、27a、27b、27c :堆叠结构
[0033] 18、18a、18b、18c :复合柱
[0034] 20、20a、20b :阶梯结构
[0035] 22、24、26、34、36 :图案化掩模层
[0036] 100、200、300、400、500a-500h :半导体结构
[0037] 102、I :第一区
[0038] 104、II:第二区
[0039] D1、D2:方向
[0040] Η :高度
[0041] Ml、M2、M3:侧壁
[0042] S、SI、S2、S3 :表面
[0043] T1、T2、T3:沟槽
[0044] W:宽度
【具体实施方式】
[0045] 图1Α至图1Η是依照本发明的一实施例所绘示的半导体结构100的制造流程剖视 图。
[0046] 请参照图1Α，提供基底10。基底10例如是硅基底或经掺杂的多晶硅。基底10包 括相邻的第一区102以及第二区104。在此实施例中，下述制造方法例如是于基底10的第 二区104上进行，但本发明不限于此。
[0047] 接着，在基底10上形成多个复合层16。形成复合层16的方法例如是化学气相沉 积法。复合层16例如是包括两层或两层以上的材料层12、14。材料层12、14可包括导体 层、半导体层、介电层或其组合。材料层12例如是导体层、材料层14例如是介电层；或者， 材料层12、14可都为介电层，如氮化层及氧化层。
[0048] 在一实施例中，复合层16的层数例如是Ν层，其中Ν例如是偶数且Ν 3 4。图1Α 中以8层复合层16为举例说明，不用以限定本发明。本发明所属技术领域中具有通常知识 者可依所需自行调整复合层16的层数。多个复合层16可形成堆叠结构17。堆叠结构17 具有最顶表面S。然后，在基底10上形成图案化掩模层22。图案化掩模层22覆盖部分堆 叠结构17,并裸露出部分最顶表面S。形成图案化掩模层22的方法例如是先以化学气相沉 积法形成一层掩模材料层（未绘示）后，再进行光刻蚀刻步骤而形成之。图案化掩模层22 例如是光致抗蚀剂。
[0049] 请参照图1Β，以图案化掩模层22为掩模，移除未被图案化掩模层22覆盖的部分复 合层16,以形成堆叠结构17a以及沟槽Τ1。移除部分复合层16的方法包括对基底10进行 蚀刻制作工艺。在一实施例中，当复合层16的层数为N层，则被移除的部分复合层16的层 数例如是N/2层（如4层），但本发明不以此为限。堆叠结构17a例如是具有侧壁Ml以及 表面S1。沟槽T1例如是由侧壁Ml以及表面S1所构成的开口。之后，移除图案化掩模层 22〇
[0050] 请参照图1C，在基底10上形成图案化掩模层24。图案化掩模层24覆盖堆叠结构 17a的部分最顶表面S以及沟槽Τ1的侧壁Μ1，且覆盖部分表面S1。值得注意的是，在此实 施例中，图案化掩模层24需同时覆盖沟槽T1的侧壁Ml以及位于侧壁Ml上方的部分最顶 表面S。
[0051] 请参照图1D，以图案化掩模层24为掩模，进行蚀刻制作工艺，移除未被图案化掩 模层24覆盖的部分复合层16,以形成堆叠结构17b以及沟槽T2。在此步骤中，被移除的部 分复合层16的层数例如是N/4层（如2层）。堆叠结构17b例如是具有至少一侧壁M2以 及至少一表面S2。沟槽T2可以是由侧壁M2以及表面S2所构成的开口；或者，沟槽T2可 以是由两个侧壁M2以及表面S2所构成的凹槽。在一实施例中，表面S2的宽度例如是表面 S1的宽度的一半，但本发明不限于此。
[0052] 请参照图1E，移除图案化掩模层24,以形成至少一阶梯结构20以及至少一复合柱 18。阶梯结构20至少包括最顶表面S、表面S1或表面S2的其中一者。并且，阶梯结构20 至少包括侧壁Ml或侧壁M2的其中一者。举例而言，阶梯结构20例如是由最顶表面S、侧 壁M2以及表面S2所构成；或者，阶梯结构20也可以是由表面S1、侧壁M2以及表面S2所 构成。
[0053] 复合柱18位于阶梯结构20的表面S2上。在此实施例中，复合柱18的侧壁包括 部分沟槽T1的侧壁或部分沟槽T2的侧壁。举例而言，复合柱18的侧壁包括部分侧壁Ml。 亦即，复合柱18实质上位于表面S2的边缘区，如图1E所示。复合柱18的宽度W并无特别 限制。举例而言，复合柱18的宽度W例如是符合不会使得复合柱18断掉而于半导体结构 100上造成缺陷的条件。在一实施例中，复合柱18的宽度W例如是大于0.15微米。复合柱 18的高度Η例如是大于等于复合层16的高度。
[0054] 在一实施例中，当复合层16的层数为Ν层，则复合柱18的个数X f Ν/2-1，其中 N € 4且N为偶数、X € 1且X为整数。举例而言，当复合层16的层数分别为8、16、32层 时，则复合柱18的个数X至多可分别为3、7、15个。另外，值得注意的是，由于复合柱18实 质上位于表面S2的边缘区，因此可提供光刻制作工艺中叠对对准的制作工艺裕度。
[0055] 请参照图1F，接着，在基底10上形成图案化掩模层26。图案化掩模层26覆盖堆 叠结构17b的侧壁M1、侧壁M2以及部分最顶表面S、部分表面S1以及部分表面S2。值得注 意的是，在此实施例中，图案化掩模层26需同时覆盖沟槽T1的侧壁Ml以及位于侧壁Ml上 方的部分最顶表面S、沟槽T2的侧壁M2以及位于侧壁M2上方的部分最顶表面S与部分表 面Sl〇
[0056] 请参照图1G，以图案化掩模层26为掩模，进行蚀刻制作工艺，移除未被图案化掩 模层26覆盖的部分复合层16,以形成堆叠结构17c以及沟槽T3。在此步骤中，被移除的部 分复合层16的层数例如是N/8层（如1层）。堆叠结构17c例如是具有至少一侧壁M3以 及至少一表面S3。在一实施例中，表面S3的宽度例如是表面S2的宽度的一半，但本发明不 限于此。
[0057] 请参照图1H，移除图案化掩模层26,以形成至少一阶梯结构20以及至少一复合柱 18。在此实施例中，阶梯结构20的其中一者例如是由表面S2、侧壁M3以及表面S3所构成。 复合柱18的宽度W及高度Η可以相同或不同。在此实施例中，复合柱18例如是包括不同 宽度W及高度Η的复合柱18a、18b、18c。并且，复合柱18的侧壁可包括部分侧壁M1、部分 侧壁M2或部分侧壁M3。
[0058] 后续制造半导体结构100的方法包括于堆叠结构17c的各个表面（如最顶表面S、 表面S1、表面S2以及表面S3)上形成接触窗（未绘示），进而使得位于各复合层16的元件 (如存储单元）与其他元件（如字符线、位线等）进行电连接。后续形成接触窗及其他元件 的方法应为本领域技术人员所周知，于此不再加以赘述。
[0059] 值得注意的是，上述形成半导体结构100的方法包括对复合层16进行m次图案化 制作工艺，其中m为1以上的正整数。当m3 2时，所形成的第m图案化掩模层例如是覆盖 第m-Ι次图案化制作工艺所形成第m-Ι沟槽的侧壁。举例而言，如图1C所示，图案化掩模 层24例如是覆盖沟槽T1的侧壁Ml。
[0060] 此外，每进行一次图案化制作工艺会形成至少一沟槽（如沟槽T1)，且沟槽可由至 少一侧壁（如侧壁Ml)以及至少一表面（如表面S1)所构成。亦即，每进行一次图案化制 作工艺会形成至少一侧壁以及至少一表面。在一实施例中，每次图案化制作工艺所形成的 表面的宽度例如是前一次图案化制作工艺所形成的表面的宽度的一半。举例而言，表面S2 的宽度例如是表面S1的宽度的一半。然而，在其他实施例中，沟槽的表面S2的宽度可以彼 此不同。
[0061] 在本实施例中，当复合层为N层，N 3 4且N为偶数，对复合层进行m次图案化制 作工艺时，每次移除的复合层的层数L例如是满足L = N/2m，直到L = 1。举例而言，当复 合层为8层，且对复合层进行3次图案化制作工艺时，第一次图案化制作工艺所移除的复合 层的层数L为4层；第二次图案化制作工艺所移除的复合层的层数L为2层；第3次图案化 制作工艺所移除的复合层的层数L为1层。亦即，每次图案化制作工艺所移除的复合层16 的层数例如是前一次图案化制作工艺所移除的复合层16的层数的一半。
[0062] 如此一来，通过在沟槽的侧壁上形成图案化掩模层并搭配上述图案化制作工艺， 当复合层16为N层时，则图案化复合层16所需的光掩模数至少为η个，其中N f 2n，N 3 4 且N为偶数，η 3 1且η为整数。举例而言，在此实施例中，复合层16为8层，则图案化复 合层16所需的光掩模数至少为3个。也就是说，欲形成如图1Η中的半导体结构100至少 需要进行3次的图案化制作工艺，与现有需要进行8次的图案化制作工艺相比，可大幅简化 图案化制作工艺的次数。
[0063] 通过上述实施方式可完成本发明所提出的半导体结构100。接着，在下文中，将参 照图1Η对本发明一实施方式提出的半导体结构100的结构进行说明。
[0064] 首先，请再次参照图1Η，半导体结构100包括基底10、多个复合层16以及至少一 复合柱18。基底10包括第一区102以及第二区104。多个复合层16位于基底10上，且可 形成堆叠结构17c。复合层16包括材料层12、14。各复合层16包括至少一裸露表面以及 至少一侧壁。裸露表面可包括最顶表面S、表面S1、表面S2以及表面S3。侧壁可包括侧壁 M1、侧壁M2以及侧壁M3。上述裸露表面以及侧壁可形成至少一阶梯结构20。换言之，堆叠 结构17c例如是包括多个阶梯结构20。复合柱18位于复合层16的裸露表面上，并且，复合 柱18的侧壁例如是与复合层16的侧壁相连。也就是说，复合柱18实质上位于复合层16 的裸露表面的边缘区。半导体结构100中各构件的材料、形成方法与功效已于上述实施方 式中进行详尽地说明，故于此不再赘述。
[0065] 值得一提的是，由于本发明提出具有阶梯结构以及复合柱的半导体结构，除了可 使位于各复合层的元件容易与其他元件进行连接之外，还可在形成阶梯结构的光刻制作工 艺中，提供叠对对准的制作工艺裕度。
[0066] 此外，上述形成半导体结构100的方法例如是在基底10的第二区104上形成阶梯 结构20以及复合柱18,但本发明不限于此。在其他实施例中，也可于基底10的第一区102 上形成阶梯结构20以及复合柱18,如下所述。
[0067] 图2A至图2E是依照本发明的另一实施例所绘示的半导体结构200的制造流程剖 视图。
[0068] 请参照图2A，在基底10上形成堆叠结构27a以及沟槽T1之后，再于堆叠结构27a 上形成图案化掩模层34。堆叠结构27a例如是具有位于基底10的第二区104的侧壁Ml以 及表面S1。值得注意的是，图案化掩模层34除了覆盖沟槽T1的侧壁Ml以及部分表面S1 之外，还覆盖侧壁Ml上方的部分最顶表面S，以裸露出第一区102上的部分最顶表面S。
[0069] 请参照图2B，接着，以图案化掩模层34为掩模，进行蚀刻制作工艺，移除未被图案 化掩模层34覆盖的部分复合层16,以形成堆叠结构27b以及沟槽T2。堆叠结构27b例如 是具有至少一侧壁M2以及至少一表面S2,其中侧壁M2以及表面S2可位于基底10的第一 区102或第二区104。在此实施例中，第一区102及第二区104分别具有侧壁M2以及表面 S2。沟槽T2例如是由侧壁M2以及表面S2所构成的开口。
[0070] 请参照图2C，在基底10上形成图案化掩模层36。图案化掩模层36覆盖沟槽T1 的侧壁M1、沟槽T2的侧壁M2以及部分表面S1、部分表面S2,以裸露出第一区102的部分最 顶表面S以及部分表面S2、第二区104的部分表面S1以及部分表面S2。
[0071] 请参照图2D，以图案化掩模层36为掩模，进行蚀刻制作工艺，移除未被图案化掩 模层36覆盖的部分复合层16,以形成堆叠结构27c以及沟槽T3。堆叠结构27c例如是具 有至少一侧壁M3以及至少一表面S3,其中侧壁M3以及表面S3分别位于基底10的第一区 102及第二区104。沟槽T3可以是由侧壁M3以及表面S3所构成的开口；或者，沟槽T3可 以是由两个侧壁M3以及表面S3所构成的凹槽。
[0072] 请参照图2E，移除图案化掩模层36,以于基底10上形成至少一阶梯结构20a、20b 以及至少一复合柱18a、18b。在此实施例中，阶梯结构20a、20b分别位于基底10的第一区 102以及第二区104,且阶梯结构20a、20b的高度分别沿相反的方向降低。举例而言，阶梯 结构20a的高度沿第一方向D1降低，阶梯结构20b的高度沿第二方向D2降低。第一方向 D1与第二方向D2相反。复合柱18a、18b例如是分别位于基底10的第一区102以及第二区 104中的至少一裸露表面（如表面S3)上。
[0073] 值得注意的是，在上述半导体结构200中，由于基底10的第一区102以及第二区 104上分别具有阶梯结构20a、20b以及复合柱18a、18b，如此一来除了使得位于各复合层16 的元件容易与其他元件进行连接，还可在有限的单位面积内，达到高密度以及高效能的目 标。
[0074] 此外，上述半导体结构100、200例如是举例说明，不用以限定本发明。也就是说， 利用本发明提供的半导体结构的制造方法也可形成其他半导体结构。当复合层的层数例如 是N层，且图案化复合层所需的光掩模数至少为η个，其中N f 2n，如此一来可形成2n-l种 不同的半导体结构，其中N例如是偶数且N 3 4, η 3 1且η为整数。举例而言，当复合层 的层数分别为8、16、32层时，利用本发明的制造方法可分别形成4、8、16种不同的半导体结 构。
[0075] 表1以8层复合层为例，列出当选择性地对基底10的第一区102或第二区104上 的复合层进行图案化制作工艺，以在裸露新的侧壁及表面时，所形成最终半导体结构的态 样，以及不同半导体结构中所包括复合柱的个数及高度。在表1中，I表示第一区、II表示 第二区，且复合柱的高度以复合层的层数来表示。
[0076] 表 1
[0077]
[0078] 在表1中，如前文所述，由于复合层的层数为8层，则可形成复合柱的个数最多为3 个。举例而言，态样1的半导体结构例如是如图1H所示，三次图案化制作工艺都于基底10 的第二区104上进行，以形成如复合柱18a、18b、18c。并且，复合柱18a、18b、18c中的高度 Η可为3层或1层复合层的高度。
[0079] 另外，态样4的半导体结构例如是如图2Ε所示，其中包括分别于基底10的第一区 102以及第二区104进行图案化制作工艺，以于第一区102以及第二区104上形成阶梯结构 20a、20b以及复合柱18a、18b，其中复合柱18a、18b中的高度Η例如是1层复合层的高度。
[0080] 然而，在其他实施例中，即使于基底10的第一区102以及第二区104上分别进行 图案化制作工艺，所形成的阶梯结构20或复合柱18也可以是仅位于第一区102或第二区 104上，如下所述。
[0081] 图3至图4分别是依照本发明的又一实施例所绘示的半导体结构的剖视图。
[0082] 请同时参照表1、图3以及图4,表1中的态样2例如是以图3的半导体结构300表 示，态样3例如是以图4的半导体结构400表示。在半导体结构300、400中，复合柱18的 个数都为2个，但由于图案化制作工艺的步骤不同，因此所形成复合柱18的形状以及高度 也不同。上述半导体结构100、200、300、400为举例说明，不用以限定本发明。本发明所属
技术领域中具有通常知识者可依所需自行调整复合柱18的形状、个数、宽度、高度以及阶 梯结构20所在位置。
[0083] 图5至图12分别是依照本发明的再一实施例所绘示的半导体结构的剖视图。在 此实施例中，复合层的层数以16层为例，并于下表2中列出所形成最终半导体结构的态样。 在表2中，I表示第一区、II表示第二区，且复合柱的高度以复合层的层数来表示。
[0084] 表 2
[0085]
[0086] 表2中的态样1至态样8分别如图5至图12的半导体结构500a_500h所示。值 得注意的是，如前文所述，当复合层16的层数N为16层，则复合柱18的个数X至多可为7 个，且形成半导体结构500a-500h所需的光掩模数η至少为4个，即需要进行4次图案化制 作工艺，如此一来可形成8种不同的半导体结构，如图5至图12所示。
[0087] 请同时参照表2以及图5,态样1的半导体结构500a例如是于基底10的第二区 104上进行四次图案化制作工艺，以形成7个复合柱18。并且，复合柱18的高度Η最高可 为7层复合层16的高度。
[0088] 请同时参照表2以及图6、图7、图8,态样2至态样4的半导体结构500b、500c、 500d例如是分别于基底10的第一区102以及第二区104进行图案化制作工艺，以形成6个 复合柱18。并且，复合柱18的高度Η最高可为7层复合层16的高度。
[0089] 请同时参照表2以及图9至图12,态样5至态样8的半导体结构500e、500f、500g、 500h例如是分别于基底10的第一区102以及第二区104进行图案化制作工艺，以形成6个 复合柱18。并且，复合柱18的高度Η最高可为3层复合层16的高度。
[0090] 综上所述，在上述本发明的半导体结构的制造方法中，通过在沟槽的侧壁及复合 层的表面上覆盖图案化掩模层，以利后续制作工艺同时形成阶梯结构以及复合柱。并且，每 次图案化制作工艺所移除的复合层的层数为前一次的一半。如此一来，与现有的制作工艺 相比，在制造相同层数的阶梯结构时，可大幅简化图案化制作工艺的次数，进而达到降低制 造成本及提升产能的目标。并且，上述制造方法可同时形成具有阶梯结构以及复合柱的半 导体结构，除了可使位于各复合层的元件容易与其他元件进行连接之外，还可在形成阶梯 结构的光刻制作工艺中，提供叠对对准的制作工艺裕度。
[0091] 虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术 领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发 明的保护范围应当以附上的权利要求所界定的为准。
【主权项】
1. 一种半导体结构，包括： 基底，该基底包括第一区以及第二区； 多层复合层，位于该基底上，各该复合层包括至少一裸露表面以及至少一侧壁，该些裸 露表面以及该些侧壁形成至少一阶梯结构；以及 至少一复合柱，位于各该复合层的该至少一裸露表面上。2. 如权利要求1所述的半导体结构，其中该至少一复合柱的高度大于等于各该复合层 的高度。3. 如权利要求1所述的半导体结构，其中该些复合层为N层，该至少一复合柱的个数为 X个，其中X兰Ν/2-1，Ν3 4且N为偶数、X3 1且X为整数。4. 如权利要求1所述的半导体结构，其中该至少一阶梯结构分别位于该基底的该第一 区以及该第二区，且各该阶梯结构的高度分别沿相反的方向降低。5. 如权利要求1所述的半导体结构，其中该至少一复合柱位于该基底的该第一区或该 第二区的各该复合层的该至少一裸露表面上。6. 如权利要求1所述的半导体结构，其中该至少一复合柱的侧壁与各该复合层的该至 少一侧壁中的一者相连。7. 如权利要求1所述的半导体结构，其中各该复合层至少包括两个材料层，该些材料 层包括导体层、半导体层、介电层或其组合。8. -种半导体结构的制造方法，包括： 提供一基底，该基底包括第一区以及第二区； 在该基底上形成多层复合层；以及 对该些复合层进行m次图案化制作工艺，m为1以上的正整数，以在该基底上形成至少 一阶梯结构以及至少一复合柱， 其中m 3 2次的图案化制作工艺，包括： 形成一第m图案化掩模层，该第m图案化掩模层覆盖一第m-Ι次图案化制作工艺所形 成至少一第m-Ι沟槽的侧壁； 以该第m图案化掩模层为掩模，移除部分该些复合层，以形成至少一第m沟槽；以及 移除该第m图案化掩模层， 其中该至少一阶梯结构包括至少一裸露表面，且该至少一复合柱分别位于该至少一阶 梯结构的该至少一裸露表面上。9. 如权利要求8所述的半导体结构的制造方法，其中该些复合层为N层，N 3 4且N为 偶数，对该些复合层进行m次图案化制作工艺时，移除的该些复合层的层数L满足下式，直 到 L = 1 : L = N/2m。10. 如权利要求8所述的半导体结构的制造方法，其中对该些复合层进行m次图案化制 作工艺的方法包括： 在该基底上形成一第一图案化掩模层，该第一图案化掩模层覆盖部分该些复合层； 移除未被该第一图案化掩模层覆盖的部分该些复合层，以形成一第一沟槽； 移除该第一图案化掩模层； 在该基底上形成一第二图案化掩模层，该第二图案化掩模层覆盖该第一沟槽的侧壁； 移除未被该第二图案化掩模层覆盖的部分该些复合层，以形成至少一第二沟槽；以及 移除该第二图案化掩模层，以于该基底上形成该至少一阶梯结构以及该至少一复合 柱。11. 如权利要求10所述的半导体结构的制造方法，其中该些复合层具有一最顶表面， 且该第二图案化掩模层同时覆盖该第一沟槽的侧壁以及位于该第一沟槽的侧壁上方的部 分该最顶表面。12. 如权利要求8所述的半导体结构的制造方法，其中该至少一复合柱的侧壁包括部 分该至少一第m-1沟槽的侧壁或部分该至少一第m沟槽的侧壁。13. 如权利要求8所述的半导体结构的制造方法，其中于该基底上形成该至少一阶梯 结构的方法包括分别于该基底的该第一区以及该第二区上形成该至少一阶梯结构，且各该 阶梯结构的高度分别沿相反的方向降低。14. 如权利要求8所述的半导体结构的制造方法，还包括分别于该基底的该第一区以 及该第二区上形成该至少一复合柱。15. 如权利要求8所述的半导体结构的制造方法，其中该至少一复合柱的高度大于等 于各该复合层的高度。16. 如权利要求8所述的半导体结构的制造方法，其中该些复合层为N层，该至少一复 合柱的个数为X个，X兰N/2-1，N兰4且N为偶数、X兰1且X为整数。
【文档编号】H01L27/115GK105990364SQ201510081570
【公开日】2016年10月5日
【申请日】2015年2月15日
【发明人】吴昕珉, 朱建隆, 陈俊宏, 邱达乾
【申请人】力晶科技股份有限公司