一种存储装置及其制造方法
【专利摘要】本发明公开了一种存储装置及其制造方法，该存储装置包括以一绝缘材料分隔开的多个导电条叠层；存储装置还包括多个导电条的至少一底层、多个中间层及一顶层；一参考导体设置于导电条的底层与一基板之间的一层中，参考导体以一绝缘材料层电性绝缘于基板，并以另一绝缘材料层电性绝缘于导电条的底层。多个垂直有源条设置于导电条叠层之间并与基板及参考导体电性接触。多个电荷储存结构设置于多个接口区中，此些接口区位于导电条叠层中的中间层中的导电条的多个侧表面与垂直有源条的多个交叉点。一偏压回路可配置为提供不同的多个偏压安排至参考导体与基板。
【专利说明】
一种存储装置及其制造方法
技术领域
[0001]本发明有关于高密度存储装置，特别是有关于多层存储单元排列以提供一三维阵列的一种存储装置及其制造方法。
【背景技术】
[0002]三维存储装置已经开发出多种配置，此些配置包括以绝缘材料分隔的导电条叠层，以及叠层间的垂直有源条。存储单元包括电荷储存结构并设置于叠层中的多个导电条的层与垂直有源条之间的接口区。在三维存储结构中，如Samsung，pp.，192-193，VLSITech.2009所述，其中一个字线切口是经由相邻通道多晶硅插塞间的导电条叠层刻蚀，接着经由通过字线切口而进行N型注入至P型基板中以形成用于导电条叠层的通用源线(common source line，CSL)。然而N型注入与P型基板之间的接面外形难以控制，且注入过程中相对低的掺杂浓度导致形成的通用源线其阻抗的提高。
[0003]期望提供一三维集成电路存储装置技术，提供一具有低阻抗、改善通用源线与基板之间接面外形的通用源线。
【发明内容】
[0004]—种存储装置，包括一基板及多个以绝缘材料分隔开的导电条叠层。一参考导体设置于导电条叠层与基板之间的一层中，参考导体以一绝缘材料层电性绝缘于基板，并以另一绝缘材料层电性绝缘于导电条叠层。多个垂直有源条设置于导电条叠层之间并与基板及参考导体电性接触。多个PN接口可以形成于垂直有源条与基板之间的多个接口区，其中垂直有源条与基板电性接触。多个电荷储存结构设置于多个接口区中，此些接口区位于导电条叠层中的导电条的侧表面与垂直有源条的多个交叉点。
[0005]基板可为隔离阱。存储装置可包括一偏压回路，偏压回路连接参考导体、隔离阱、导电条叠层中的导电条、以及垂直有源条。偏压回路可配置为提供不同的多个偏压安排至参考导体与基板。基板可包括P型半导体材料，且参考导体可包括N型半导体材料。
[0006]—垂直导电元件可连接至参考导体，此垂直导电元件被配置正交于导电条叠层并绝缘于导电条叠层。
[0007]存储装置可包括一硅化物层，硅化物层位于导电条叠层的至少一顶层中的导电条的侧表面上与一底层中的导电条的侧表面上，及/或参考导体的顶表面。
[0008]本发明亦提供上述存储装置的制造方法。
[0009]本发明的其他方面以及优点可于以下的图式说明、详细叙述与权利要求范围所述。
【附图说明】
[0010]图1为根据本发明的一实施例的三维存储装置的剖面图。
[0011]图2为根据本发明的一实施例的一集成电路的简化方块图。
[0012]图3为一存储装置的制造方法的流程图。
[0013]图4至图16为根据本发明一实施例的一存储装置的制造方法的流程图。
[0014]图17至图20为图4至图16所述的制造流程的变化的流程图。
[0015]图21至图33根据本发明另一实施例的一存储装置的制造方法流程图。
[0016]【符号说明】
[0017]100:存储装置
[0018]200:集成电路
[0019]258:面译码装置
[0020]259:串选择线
[0021]260:存储阵列
[0022]261:列译码装置
[0023]262:字线
[0024]263:行译码装置
[0025]264:位线
[0026]265:总线
[0027]266:区块
[0028]267:数据总线
[0029]268:偏压回路
[0030]269:状态机
[0031]271:数据输入线
[0032]272:数据输出线
[0033]274:电路
[0034]310-380:步骤
[0035]400、2100:存储装置
[0036]405、475、1180、2105、2175、2780:绝缘层
[0037]410、2110:基板
[0038]420、2120:参考导体
[0039]430:底层
[0040]431-4:34:底导电条
[0041]440-460、2130-2170:牺牲层
[0042]461m-464m、2330:存储层
[0043]470:顶层
[0044]471-474:顶导电条
[0045]480、2180:硬掩模
[0046]510、520、2210、2220:第一开口
[0047]621、622:氧化硅材料层
[0048]635-638、675-678:栅极介电层
[0049]710、720、1660、2060、2310、2320、3160:分隔层
[0050]910、910a、910b、920、920a、920b、2510、2510a、2510b、2520、2520a、2520b:垂直有源条
[0051]915、925:空气间隙
[0052]1210、2810:第二开口
[0053]1305、2905:水平开口
[0054]154卜1544、155 卜1554、156 卜1564、303 卜3034、304卜3044、305 卜3054、3061-3064^3071-3074:导电条
[0055]1670、2070、3370:垂直导电元件
[0056]1800、3220:硅化物层
[0057]1810:凹陷区域
【具体实施方式】
[0058]本发明的实施例的详细说明是参照图式。下列描述将典型地参照具体结构的实施例与方法。然而应该理解的是，无意将技术限制于公开的实施例与方法，该技术亦可由其他的特征、元素、方法与实施例来实践。所挑选的实施例被描述以说明本发明，但并不限于此范围，此范围应由权利要求范围定义。本领域中的普通技术人员当认知下述描述的等效变形。各实施例中相似的元素通常会赋予一相似的标号。
[0059]图1为根据本发明一实施例于X-Z平面上表示的三维存储装置的剖面图。如图1的范例所说明，存储装置100包括基板(例如是基板410)及多个用绝缘材料(例如是绝缘层405)分隔开的导电条叠层，存储装置100包括导电条的至少一底层(例如是底层430)、多个中间层(例如是中间层1541-1544、1551-1554、1561-1564)及一顶层(例如是顶层470) ο参考导体(例如是参考导体420)设置于导电条叠层与基板之间的一层中，参考导体以一绝缘材层料电性绝缘于基板，并以另一绝缘材料层电性绝缘于导电条叠层。垂直有源条(例如是垂直有源条910、920)设置于导电条叠层与参考导体之间并与基板及参考导体电性接触。多个电荷储存结构(例如是电荷储存结构461m、462m、463m、464m)设置于多个界面区中，此些接口区位于导电条叠层中的导电条的侧表面与垂直有源条的多个交叉点。
[0060]垂直导电元件(例如是垂直导电元件2070)可连接至参考导体(例如是参考导体420)，此垂直导电元件被配置正交于导电条叠层并经由分隔层(例如是分隔层2060)与导电条叠层电性绝缘。存储装置可包括硅化物层(例如是硅化物层1800)，位于导电条叠层中的至少一顶层(例如是顶层470)中的导电条的侧表面上与一底层(例如是底层430)中的导电条的侧表面上，及/或于参考导体的顶表面。
[0061]导电条叠层中的导电条沿Y方向设置并垂直于X-Z平面，并连接至存储装置中的译码电路。存储装置可包括一上覆图样导电层(未绘示于图中)连接垂直有源条，上覆图样导电层可包括多个与感应电路耦合的整体位线。
[0062]图2为根据本发明的实施例的集成电路的简化方块图。于图2所示的范例，集成电路200包括存储单元串的一垂直通道存储阵列(例如存储阵列260)。集成电路200包括由绝缘材料电性绝缘的多个导电条叠层，包括多个导电条的至少一底层、多个中间层及一顶层。参考导体设置于导电条的底层与基板之间的一层中，以一绝缘材料层与基板电性绝缘，以另一绝缘材料层与底层电性绝缘。垂直有源条设置于导电条叠层与参考导体之间，并与基板及参考导体电性接触。电荷储存结构设置于多个接口区中，此些接口区位于导电条叠层中的中间层的导电条的侧表面与垂直有源条的多个交叉点。
[0063]列译码装置261耦合至多条字线262，并沿着存储阵列260的列排列。行译码装置263耦合至多条位线264，并沿着存储阵列260的行排列，以读取及编程存储阵列260中的存储单元的数据。面译码装置258耦合至串选择线259上的存储阵列260中的多个层。于总线265上提供了地址给行译码装置263、列译码装置261与面译码装置258。本实施例中，区块266中的感测放大器/数据输入结构透过数据总线267耦合至行译码装置263。来自集成电路200上的输入/输出端或是集成电路200内部或外部的其他数据来源的数据，是经由数据输入线271提供至区块266中的数据输入结构。于所述实施例中，其他电路274被包括于集成电路之上，例如通用处理器或专用应用电路，或由可编程电阻单元阵列支持的提供系统单芯片(system-on-a-chip)功能的模块的组合。来自区块266中的感测放大器的数据，是经由数据输出线272提供至集成电路200上的输入/输出端，或至其他对集成电路200内部或外部的数据目的地。
[0064]本实施例的控制器使用偏压安排状态机269控制由偏压回路268中一或多个电压供应器提供的偏压安排供应电压的应用，例如编程、读写与擦除电压。此控制器可由本领域中已知的专用逻辑回路实施。于另一实施例中，此控制器包括通用处理器，可于相同的集成电路实施，其执行计算机程序以控制装置的操作。于又另一实施例中，一专用逻辑回路与一通用处理器的组合可用于控制器的实施。
[0065]图3为一垂直通道结构的制造方法的流程图。此方法首先形成参考导体于基板上，参考导体是以一绝缘材料层与基板电性绝缘(步骤310)。于一实施例中，基板包括P型半导体材料且参考导体包括N型半导体材料。多个由绝缘层隔离开的牺牲层形成于参考导体上(步骤320)。刻蚀牺牲层至停止于参考导体上以形成多个第一开口(步骤330)。刻蚀第一开口中的参考导体至停止于基板上(步骤340)。然后形成多个垂直有源条于第一开口中，其中垂直有源条与基板及参考导体是电性接触(步骤350)。刻蚀牺牲层至停止于参考导体上以形成多个第二开口于垂直有源条之间，并暴露牺牲层(步骤360)。移除暴露于第二开口的牺牲层以形成多个水平开口于绝缘层之间(步骤370)。多个导电条叠层形成于水平开口中(步骤380)。
[0066]该方法可包括形成分隔层于第二开口中的侧表面上，以及使用导电材料填充第二开口以形成垂直导电元件，垂直导电元件连接参考导体。
[0067]该方法更可包括形成偏压电路，偏压电路连接参考导体、基板、导电条叠层中的导电条以及垂直有源条，偏压回路配置为提供不同的多个偏压安排至参考导体与基板。
[0068]步骤320可包括形成至少一顶导电层于多个牺牲层之上，以及形成一底导电层于牺牲层与参考导体中间，并以绝缘层分隔开。步骤330可包括刻蚀至少一顶导电层及底导电层以形成第一开口。
[0069]于一实施例中，栅极介电层可形成于第一开口中的至少一顶导电层与一底导电层的侧表面上，及第一开口中的参考导体上。于刻蚀参考导体以形成第一开口之前，接着可形成分隔层于牺牲层的侧表面上及至少一顶导电层与底导电层的侧表面上的栅极介电层上。
[0070]形成多个导电条叠层于水平开口中之前，可形成一存储层于水平开口中的分隔层上，其中导电条叠层的导电条的侧表面接触存储层。硅化物层可形成于第二开口中的至少一顶导电层与底导电层的侧表面上，及第二开口中的参考导体的顶表面上。
[0071]栅极介电层的组成可与存储层的组成不同。栅极介电层可包括氧化硅。由闪存技术可知，存储层可包括一多层介电电荷储存结构，包括例如ONO (氧化物-氮化物-氧化物)、0Ν0Ν0 (氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS (硅-氧化物-氮化物-氧化物-硅)、BE-SONOS(能隙工程硅氧化氮氧化硅)、TANOS(氮化钽、氧化铝、氮化硅、氧化硅、硅)以及MA BE-SONOS (金属高_k带间隙-工程硅氧化氮氧化硅)。于其他实施例中，存储层可以是介电电荷捕捉结构，例如描述于共同申请案:美国专利14/309，622，标题为Bandgap-Engineered Memory with Multiple Charge Trapping Layers Storing Charge，由吕函庭发明；该申请案是以引用形式并入，如同于此完整描述。
[0072]于另一实施例中，存储层可形成于第一开口中牺牲层的侧表面上，于刻蚀第一开口中的存储层之前可形成分隔层于第一开口中的存储层之上，其中导电条叠层中的导电条的侧表面接触存储层。
[0073]图4至图16为根据本发明一实施例的一存储装置的制造方法的流程图。图4描述一部分组装的存储装置的X-Z平面剖面图。如图4所述的范例中，存储装置400包括参考导体(例如是参考导体420)，位于基板(例如是基板410)上并以一绝缘材料层(例如是绝缘层405)与基板电性绝缘。存储装置包括用以形成字线(word lines, WL)的多个牺牲层(例如是牺牲层440、450、460)、位于牺牲层之上并用以形成串选择线(string selectlines, SSL)的顶导电层(例如是顶层470)以及位于牺牲层与参考导体间并用以形成接地选择线(ground select lines,GSL)的底导电层(例如是底层430)。牺牲层与导电层由绝缘层(例如是绝缘层405)分隔。硬掩模(例如是硬掩模480)设置于牺牲层与导电层上，用以图案化牺牲层与导电层，并与顶导电层(例如是顶层470)以一绝缘材料层(例如是绝缘层475)电性绝缘。
[0074]硬掩模(例如是硬掩模480)与牺牲层(例如是牺牲层440、450、460)可包括氮化硅。顶导电层(例如是顶层470)、底导电层(例如是底层430)以及参考导体(例如是参考导体420)可包括N型半导体材料。基板(例如是基板410)可包括P型半导体材料。
[0075]图5为根据本发明一实施例的流程中刻蚀牺牲层与导电层至停止于参考导体(例如是参考导体420)上以形成第一开口(例如是第一开口 510、520)后的阶段。举例而言，牺牲层与导电层可使用反应性离子刻蚀法(reactive 1n etching，RIE)刻蚀。第一开口的刻蚀是穿过牺牲层(例如是牺牲层440、450、460)、顶导电层(例如是顶层470)以及底导电层(例如是底层430)。第一开口可用于形成多个垂直有源条。
[0076]图6为根据本发明一实施例的流程中于第一开口(例如是第一开口 510、520)中顶导电层的侧表面上形成栅极介电层(例如是栅极介电层675、676、677、678)与底导电层的侧表面上形成栅极介电层(例如是栅极介电层635、636、637、638)之后的阶段。栅极介电层可包括氧化硅材料层。栅极介电层的厚度可为约7纳米。举例而言，可以800°C至900°C之间的温度在顶导电层(例如是顶层470)上与底导电层(例如是底层430)上进行热氧化以形成氧化硅层。经过热氧化的结果，亦形成氧化硅材料层(例如是氧化硅材料层621、622)于第一开口(例如第一开口 510、520)中的参考导体(例如是参考导体420)上。氧化娃层并未形成于牺牲层(例如牺牲层440、450、460)上或硬掩模(例如是硬掩模480)上。
[0077]图7为根据本发明一实施例的流程中于第一开口中的牺牲层及硬掩模的侧表面上、以及至少一顶导电层与底导电层的侧表面上的栅极介电层上形成分隔层(例如是分隔层710、720)后的阶段。牺牲层与硬掩模可包括氮化硅。分隔层可包括P型或本质半导体，并可作为形成于存储装置中的存储单元中的通道区域的一部分。
[0078]图8为根据本发明一实施例的流程中刻蚀参考导体上的氧化硅材料层(例如是氧化硅材料层621、622)、参考导体(例如是参考导体420)以及第一开口中介于参考导体与基板间的绝缘层(例如是绝缘层405)至停止于基板(例如是基板410)上之后的阶段。
[0079]图9为根据本发明一实施例的流程中于第一开口中形成垂直有源条(例如是垂直有源条910、920)后的阶段。垂直有源条与基板(例如是基板410)及参考导体(例如是参考导体420)电性接触。于另一实施例中，如图9A所示的范例，垂直通道结构可以「通心粉」样式呈现，其中可于第一开口(例如是第一开口 510、520)内左侧的垂直有源条(例如是垂直有源条910a、920a)与右侧的垂直有源条(例如是垂直有源条910b、920b)之间形成空气间隙(例如是空气间隙915、925)。空气间隙可抑制造成3D垂直通道结构中Z方向扰动的通道间耦合。
[0080]图10为根据本发明一实施例的流程中移除硬掩模(例如是硬掩模480)后的阶段，举例而言可使用化学机械平坦技术(chemical mechanical planarizat1n，CMP)，至停止于硬掩模下的绝缘层(例如是绝缘层475)。
[0081]图11为根据本发明一实施例的流程中沉积一绝缘材料层(例如是绝缘层1180)后的阶段，例如使用氧化材料，以在接下来的图案化步骤中保护垂直有源条(例如是垂直有源条910、920)及第一开口中的分隔层(例如是分隔层710、720)，其中垂直有源条与分隔层可形成存储装置中的存储单元的通道区域的一部分。
[0082]图12为根据本发明一实施例的流程中刻蚀牺牲层与导电层至停止于参考导体(例如是参考导体420)上以于多个垂直有源条中的相邻垂直有源条(例如是垂直有源条910,920)之间形成第二开口(例如是第二开口 1210)后的阶段。牺牲层(例如是牺牲层440、450、460)经由第二开口而暴露。导电条的一顶层(例如是顶导电条471至474)以及导电条的一底层(例如是底导电条431至434)因而形成，其中顶层和底层的导电条均接触栅极介电层(例如是栅极介电层675-678、635-638)。顶层和底层的导电条均沿Y方向而与X-Z平面垂直。
[0083]图13为根据本发明一实施例的流程中移除经由第二开口而暴露的牺牲层以于绝缘层(例如是绝缘层405)间形成水平开口(例如是水平开口 1305)之后的阶段。流程的此阶段留下附着于分隔层(例如是分隔层710、720)的绝缘层，而水平开口(例如是水平开口 1305)是介于其间。水平开口 1305可用来形成字线(WL)。牺牲层可由以磷酸(H3P04)作为刻蚀剂的刻蚀程序移除。磷酸对于用于牺牲层中的氮化硅材料、用于绝缘层中的氧化物材料以及用于顶导电层与底导电层中的N+多晶硅具有高选择性。
[0084]图14为根据本发明一实施例的流程中于水平开口中的分隔层(例如是分隔层710,720)上形成存储层(例如是存储层461m、462m、463m、464m)后的阶段。由闪存技术可知，存储层可包括多层介电电荷储存结构，包括通道层、捕捉层及阻隔层。存储层可包括例如闪存技术所知的ONO (氧化物-氮化物-氧化物)、0Ν0Ν0 (氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS (硅-氧化物-氮化物-氧化物-硅)、BE-SONOS (能隙工程硅氧化氮氧化娃)、TANOS (氮化钽、氧化招、氮化娃、氧化娃、娃)以及MABE-S0N0S (金属高_k带间隙-工程娃氧化氮氧化娃)。
[0085]图15为根据本发明一实施例的流程中通过第二开口(例如是第二开口 1210)沉积导电材料于存储层之上以形成导电条(例如是导电条1541-1544、1551-1554、1561-1564)的叠层于水平开口中后的阶段。导电材料可包括钛、氮化钛、钽、氮化钽、钨、及铜。导电条叠层的导电条的侧表面接触存储层。导电条沿Y方向而与X-Z平面垂直。
[0086]图16为根据本发明一实施例的流程中于第二开口中的侧表面上形成分隔层(例如是分隔层1660)、并将导电材料填入第二开口以形成连接至参考导体(例如是参考导体420)的垂直导电元件(例如是垂直导电元件1670)后的阶段。垂直导电元件(例如是垂直导电元件1670)可包括氮化钛、钨、氮化钽或铜，而分隔层可包括氧化材料以将垂直导电元件与导电条(例如是导电条1541-1544、1551-1554、1561-1564)绝缘。
[0087]图17至图20为根据本发明一实施例的如图4至图16所述的范例流程的变化的流程图。此变化包括于第二开口中导电层的侧表面上与参考导体的顶表面上形成硅化物层，以降低导电层与参考导体的电阻。图17为根据本发明一实施例的变化的流程中对图15所示阶段的半成品存储装置给予均质刻蚀后的阶段。均质刻蚀的结果造成，于第二开口(例如是第二开口 1210)中的存储层被移除。所以第二开口(例如是第二开口 1210)中的顶导电层(例如是顶层470)的侧表面、底导电层(例如是底层430)的侧表面、以及参考导体(例如是参考导体420)的顶表面暴露。均质刻蚀的结果造成，第二开口(例如是第二开口1210)中的绝缘材料层(例如是绝缘层405、475)是有轻微缩回。
[0088]图18为根据本发明一实施例变化的流程中于第二开口(例如是第二开口 1210)中的顶导电层(例如是顶层470)的侧表面上、底导电层(例如是底层430)的侧表面上、以及参考导体(例如是参考导体420)的顶表面上形成硅化物层(例如是硅化物层1800)之后的阶段。硅化物层可包括钛、钴、以及镍。形成硅化物层的结果造成，导电条(例如是导电条1541-1544、1551-1554、1561-1564)是有轻微缩回而留下凹陷区域(例如是凹陷区域
1810)ο
[0089]图19为根据本发明一实施例变化的流程中通过第二开口(例如是第二开口 1210)将凹陷区域(例如是凹陷区域1810)以其他导电材料填封。举例来说，用于填封凹陷区域的导电材料可与用于形成导电条(例如是导电条1541-1544、1551-1554、1561-1564)于水平开口中的导电材料相同。
[0090]20图为根据本发明一实施例变化的流程中于第二开口(例如是第二开口 1210)的侧表面上形成分隔层(例如是分隔层2060)、并将导电材料填入第二开口中以形成连接至参考导体(例如是参考导体420)的垂直导电元件(例如是垂直导电元件2070)之后的阶段，其中硅化物层(例如是硅化物层1800)形成于参考导体(例如是参考导体420)的顶表面上。垂直导电元件(例如是垂直导电元件2070)可包括氮化钛或钨，而分隔层可包括氧化材料以将垂直导电元件(例如是垂直导电元件2070)与导电条(例如是导电条1541-1544、1551-1554、1561-1564)绝缘。
[0091]存储装置可包括连接至基板(例如是图1的基板410)的一偏压回路(例如是图2的偏压回路268)、参考导体(例如是参考导体420)、导电条的一底层(例如是底层430，接地选择线(GSL))、多个中间层(例如是导电条1541-1544、1551-1554、1561-1564，字线)及一顶层(例如是顶层470，串选择线(SSL))、以及垂直有源条(例如是垂直有源条910、920，位线(BL))。此偏压回路可配置为提供不同的多个偏压安排至参考导体与基板。编程偏压安排可参照下列例子理解，其中Vpgni为施加至连接串存储单元中所选择的存储单元的一个字线的编程电压，而Vpass为施加至连接串存储单元中未选择的存储单元的字线的导通电压。
[0092]选择的位线:0V
[0093]未选择的位线:3.3V
[0094]选择的串选择线:3.3V
[0095]未选择的串选择线:0V
[0096]选择的字线=Vpgni
[0097]选择的字线:Vpass
[0098]接地选择线(GSL):0V
[0099]参考导体上的N+源接触端:0V
[0100]P型基板源侧:0V (PN 二极管关闭)
[0101]被P基板环绕的深N阱:20V或OV
[0102]读取偏压安排可参照下列例子理解:
[0103]选择的位线:IV
[0104]未选择的位线:0V
[0105]选择的串选择线:3.3V
[0106]未选择的串选择线:0V
[0107]选择的字线-Xet
[0108]选择的字线=Vpass
[0109]接地选择线:3.3V
[0110]参考导体上的N+源接触端:0V
[0111]P型基板源侧:0V (PN 二极管关闭)
[0112]被P基板环绕的深N阱:20V或OV
[0113]区块擦除偏压安排可参照下列例子理解:
[0114]所有位线:浮接(floating)
[0115]所有串选择线:浮接或6?8V间以防止擦除
[0116]所有字线:OV
[0117]所有接地选择线:浮接或6?8V间以防止擦除
[0118]参考导体上的N+源接触端:浮接
[0119]P型基板源侧:20V
[0120]被P基板环绕的深N阱:20V
[0121]—控制器，于实施例中为偏压安排状态机(例如是图2的状态机269)，此控制器提供讯号以控制由偏压回路(例如是图2的偏压回路268)中之一或多个电压供应器提供的偏压安排供应电压的应用，以进行本文所描述的各种操作，包括于存储阵列(例如是图2的存储阵列260)中编程、读取和擦除数据的操作。
[0122]图21至图33为根据本发明另一实施例的一存储装置的制造方法流程图。图21为根据本发明另一实施例的一部分组装的存储装置的X-Z平面剖面图。如图21所述的范例中，存储装置2100包括参考导体(例如是参考导体2120)，位于基板(例如是基板2110)上并是以一绝缘材料层(例如是绝缘层2105)与基板电性绝缘。此存储装置包括多个牺牲层(例如是牺牲层2130、2140、2150、2160、2170)，用以形成字线(WL)、串选择线(SSL)、以及接地选择线(GSL)。牺牲层与导电层由绝缘层(例如是绝缘层2105)分隔。硬掩模(例如是硬掩模2180)位于牺牲层与导电层之上，用以图案化牺牲层与导电层，且硬掩模经由一绝缘材料层(例如是绝缘层2175)与牺牲层(例如是牺牲层2130-2170)分隔开。
[0123]硬掩模(例如是硬掩模2180)与牺牲层(例如是牺牲层2130-2170)可包括氮化硅。参考导体(例如是参考导体2120)可包括N型半导体材料。基板(例如是基板2110)可包括P型半导体材料。
[0124]图22为根据本发明另一实施例的流程中刻蚀牺牲层至停止于参考导体(例如是参考导体2120)上以形成第一开口(例如是第一开口 2210、2220)后的阶段。举例而言，牺牲层可使用反应性离子刻蚀法(RIE)刻蚀。第一开口的刻蚀是穿过牺牲层(例如是牺牲层2130-2170)。第一开口可用于形成多个垂直有源条。
[0125]图23为根据本发明另一实施例的流程中于第一开口中的牺牲层的侧表面上形成存储层(例如是存储层2330)、以及于第一开口中的存储层上形成分隔层(例如是分隔层2310,2320)后的阶段。牺牲层(例如是牺牲层2130-2170)的侧表面接触存储层。存储层可包括参照图14所描述的材料。牺牲层与硬掩模可包括氮化硅。分隔层可包括P型或本质半导体，并可作为形成于存储装置中的存储单元中的通道区域的一部分。
[0126]图24为根据本发明另一实施例的流程中刻蚀第一开口(例如是第一开口 2120)中的参考导体以及第一开口中介于参考导体与基板的绝缘层(例如是绝缘层2105)至停止于基板(例如是基板2110)上之后的阶段。
[0127]图25为根据本发明另一实施例的流程中于第一开口中形成垂直有源条(例如是垂直有源条2510、2520)后的阶段。垂直有源条与基板(例如是基板2110)及参考导体(例如是参考导体2120)电性接触。于另一实施例中，如图25A所示的范例，垂直通道结构可以「通心粉」样式呈现，其中可于第一开口(例如是第一开口 2210、2220)内左侧的垂直有源条(例如是垂直有源条2510a、2520a)与右侧的垂直有源条(例如是垂直有源条2510b、2520b)之间形成空气间隙(例如是空气间隙2515、2525)。空气间隙可抑制造成三维垂直通道结构中Z方向扰动的通道间耦合。
[0128]图26为根据本发明另一实施例的流程中移除硬掩模(例如是硬掩模2180)后的阶段，举例而言可使用化学机械平坦技术(CMP)至停止于硬掩模下的绝缘层(例如是绝缘层 2175)。
[0129]图27为根据本发明另一实施例的流程中沉积一绝缘材料层(例如是绝缘层2780)后的阶段，例如使用氧化材料，以在接下来的图案化步骤中保护垂直有源条(例如是垂直有源条2510、2520)及第一开口中的分隔层(例如是分隔层2310、2320)，其中垂直有源条与分隔层可形成存储装置中的存储单元的通道区域的一部分。
[0130]图28为根据本发明另一实施例的流程中刻蚀牺牲层至停止于参考导体(例如是参考导体2120)上以于多个垂直有源条中的相邻垂直有源条(例如是垂直有源条2510、2520)之间形成第二开口(例如是第二开口 2810)后的阶段。牺牲层(例如是牺牲层2130-2170)经由第二开口而暴露。
[0131]图29为根据本发明另一实施例的流程中移除经由第二开口而暴露的牺牲层以于绝缘层(例如是绝缘层2105)之间形成水平开口(例如是水平开口 2905)之后的阶段。此阶段留下附着于存储层(例如是存储层2330)的绝缘层(例如存储层2105)，而水平开口(例如是水平开口 2905)是介于其间。水平开口 2905可用来形成串选择线(SSL)、字线(WL)、以及接地选择线(GSL)。牺牲层可由以磷酸(H3P04)作为刻蚀剂的刻蚀程序移除。磷酸对于用于牺牲层中的氮化硅材料和用于绝缘层中的氧化物材料具有高选择性。
[0132]图30为根据本发明另一实施例的流程中通过第二开口(例如是第二开口2810)沉积导电材料于存储层(例如是存储层2330)之上以形成导电条(例如是导电条3031-3034、3041-3044、3051-3054、3061-3064、3071-3074)的叠层于水平开口中后的阶段。举例而言，导电条叠层中的顶层的导电条(例如是导电条3071-3074)可作为串选择线(SSL)，中间层的导电条(例如是导电条3041-3044、3051-3054、3061-3064)可作为字线(WL)，底层的导电条(例如是导电条3031-3034)可作为接地选择线(GSL)。导电材料可包括钛、氮化钛、钽、氮化钽、钨、及铜。导电条叠层的导电条的侧表面接触存储层。导电条沿Y方向而与x-z平面垂直。
[0133]图31为根据本发明另一实施例的流程中于第二开口中的侧表面上形成分隔层(例如是分隔层3160)后的阶段。图32为根据本发明另一实施例的流程中于分隔层(例如是分隔层3160)之间的第二开口中的参考导体的顶表面上形成硅化物层(例如是硅化物层3220)后的阶段。硅化物层(例如是硅化物层3220)可降低参考导体(例如是参考导体2120)的电阻。
[0134]图33为根据本发明另一实施例的流程中将导电材料填入第二开口中以形成连接至参考导体(例如是参考导体2120)的垂直导电元件(例如是垂直导电元件3370)之后的阶段。垂直导电元件(例如是垂直导电元件3370)可包括氮化钛、钨、氮化钽或铜，而分隔层(例如是分隔层3160)可包括氧化材料，以将垂直导电元件与导电条(例如是导电条3031-3034、3041-3044、3051-3054、3061-3064、3071-3074)的叠层电性绝缘。
[0135]继续该制造过程以完成一三维存储阵列。
[0136]虽然本技术乃参照上述所选的实施例与范例详细公开，然而应知道这些范例仅是意在说明而非意图限制。可想而知，本领域技术人员易于对此做出改进与组合，其改进与组合均包括在本发明的技术精神与随附权利要求的范围内。
【主权项】
1.一种具有一存储单元串阵列的存储装置，包括: 一基板； 多个导电条叠层，以一绝缘材料分隔开； 一参考导体，设置于这些导电条叠层与该基板之间的一层中，该参考导体是以一绝缘材料层电性绝缘于该基板，该参考导体是以另一绝缘材料层电性绝缘于这些导电条叠层；多个垂直有源条，位于这些导电条叠层之间，这些垂直有源条与该基板及该参考导体是电性接触；以及 多个电荷储存结构，位于多个接口区中，这些接口区位于这些导电条叠层中的多个导电条的多个侧表面与这些垂直有源条的多个交叉点。2.根据权利要求1所述的存储装置，更包括: 多个PN接口，位于介于这些垂直有源条与该基板之间的多个接口区，其中这些垂直有源条与该基板电性接触。3.根据权利要求1所述的存储装置，其中该基板为一隔离阱，该存储装置包括: 一偏压回路，连接该参考导体、该隔离阱、这些导电条叠层中的这些导电条、及这些垂直有源条，该偏压回路被配置为提供不同的多个偏压安排至该参考导体与该基板。4.根据权利要求1所述的存储装置，其中该基板包括一P型半导体材料，该参考导体包括一 N型半导体材料。5.根据权利要求1所述的存储装置，更包括: 一垂直导电元件，连接至该参考导体，该垂直导电元件被配置正交于这些导电条叠层并绝缘于这些导电条叠层。6.根据权利要求1所述的存储装置，更包括: 一硅化物层，位于这些导电条叠层中的至少一顶层中的这些导电条的这些侧表面上与至少一底层中的这些导电条的这些侧表面上。7.根据权利要求1所述的存储装置，更包括: 一娃化物层，位于该参考导体的一顶表面上。8.一种存储装置的制造方法，包括: 形成一参考导体于一基板上，该参考导体是以一绝缘材料层电性绝缘于该基板； 形成多个牺牲层于该参考导体上，这些牺牲层是经由多个绝缘层隔离开来； 刻蚀这些牺牲层至停止于该参考导体上以形成多个第一开口； 刻蚀这些第一开口中的该参考导体至停止于该基板上； 形成多个垂直有源条于这些第一开口中，其中这些垂直有源条与该基板及该参考导体是电性接触； 刻蚀这些牺牲层至停止于该参考导体上以形成多个第二开口于这些垂直有源条之间，并暴露这些牺牲层； 移除暴露于这些第二开口的这些牺牲层以形成多个水平开口于这些绝缘层之间；以及 形成多个导电条叠层于这些水平开口中。9.根据权利要求8所述的制造方法，更包括: 形成多个分隔层于这些第二开口中的多个侧表面上；以及 以一导电材料填充这些第二开口以形成多个垂直导电元件，这些垂直导电元件连接于该参考导体。10.根据权利要求8所述的制造方法，其中该基板为一隔离阱，该制造方法包括: 形成一偏压回路连接该参考导体、该隔离阱、这些导电条叠层中的多个导电条、以及这些垂直有源条，该偏压回路被配置为提供不同的多个偏压安排至该参考导体与该基板。11.根据权利要求8所述的制造方法，其中该基板包括一P型半导体材料，以及该参考导体包括一 N型半导体材料。12.根据权利要求8所述的制造方法，更包括: 形成至少一顶导电层于这些牺牲层之上，以及形成一底导电层形成于这些牺牲层与该参考导体之间，该至少一顶导电层与该底导电层以这些绝缘层分隔开来；以及 于刻蚀这些牺牲层时，刻蚀该至少一顶导电层及该底导电层以形成这些第一开口 ；形成一栅极介电层于这些第一开口中的该至少一顶导电层与该底导电层的多个侧表面上及该参考导体上；以及 于刻蚀这些第一开口中的该参考导体之前，形成多个分隔层于这些牺牲层的多个侧表面上与该至少一顶导电层与该底导电层的这些侧表面上的该栅极介电层。13.根据权利要求12所述的制造方法，更包括: 于形成这些导电条叠层于这些水平开口中之前，形成一存储层于这些水平开口中的这些分隔层上，其中这些导电条叠层中的多个导电条的多个侧表面接触该存储层。14.根据权利要求12所述的制造方法，更包括: 形成一硅化物层于这些第二开口中的该至少一顶导电层与该底导电层的这些侧表面上、及于这些第二开口中的该参考导体的一顶表面上。15.根据权利要求8所述的制造方法，更包括: 形成一存储层于这些第一开口中的这些牺牲层的多个侧表面上；以及于刻蚀这些第一开口中的该参考导体之前，形成多个分隔层于这些第一开口中的该存储层上，其中这些导电条叠层中的多个导电条的多个侧表面接触该存储层。
【文档编号】H01L27/115GK105990356SQ201510043025
【公开日】2016年10月5日
【申请日】2015年1月28日
【发明人】赖二琨
【申请人】旺宏电子股份有限公司