半导体装置的制造方法

半导体装置的制造方法
【专利摘要】本发明涉及半导体装置的制造方法。本发明还提供了一种包括非易失性存储器、新颖的堆叠的电容性元件的半导体装置。所述半导体装置包括堆叠的电容性元件，其包括由形成在半导体衬底中的n型阱区制成的第一电容电极，被形成以隔着第一电容绝缘膜覆盖所述第一电容电极的第二电容电极，被形成以隔着第二电容绝缘膜覆盖所述第二电容电极的第三电容电极，被形成以隔着第三电容绝缘膜覆盖所述第三电容电极的第四电容电极。第一电位被施加到第一和第三电容电极，并且与所述第一电位不同的第二电位被施加到第二和第四电容电极。
【专利说明】
半导体装置的制造方法[0001]相关申请的交叉引用[0002]通过引用将2015年3月3日提交的日本专利申请N0.2015-040931的公开，包括说明 书、附图和摘要，整体并入在此。
【背景技术】
[0003]本发明涉及半导体装置的制造方法，其可被适当地用作制造，例如，具有非易失性存储单元的半导体装置的方法。
[0004]具有存储单元区(在其中在半导体衬底之上形成例如非易失性存储器等中的存储单元等)和外围电路区(在其中在半导体衬底上形成由例如MI SFET (金属绝缘体半导体场效应晶体管)构成的外围电路等)的半导体装置被广泛地使用。
[0005]例如，存在这样一种情况，其中，形成了由使用M0N0S(金属-氧化物-氮化物-氧化物-半导体)膜的分离栅单元构成的存储单元，作为非易失性存储器。该存储单元由具有控制栅电极的控制晶体管和具有存储栅电极的存储晶体管的两个MISFET形成。存储晶体管具有由叠层膜制成的栅极绝缘膜，所述叠层膜包括，例如，二氧化硅膜、氮化硅膜和二氧化硅膜，并且被称作0N0 (氧化物氮化物氧化物)膜。
[0006]为了对非易失性存储器执行电写入/擦除操作，需要比由半导体装置外部供应的电源电压高的电压，从而在半导体装置的外围电路区中形成包括电容性元件的升压电路。 此外，在半导体装置中嵌入了耦接在半导体装置的电源线(Vcc)和地线(Gnd)之间的旁路电容(电容性元件)以便稳定电源。作为这样的电容性元件，使用每个都具有优良的与存储单元的制造工艺一致性的PIP(多晶娃绝缘体多晶娃)电容性元件。
[0007]在日本未经审查的专利公开N0.2009-99640(专利文件1)中，公开了一种非易失性存储单元，其包括控制电极(对应于前述的控制栅电极)15、存储栅电极26、和设置在控制电极15和半导体衬底10中的每一个与存储栅电极26之间的叠层膜(对应于前述的0N0膜)。此夕卜，还公开了包括下电极16、电容绝缘膜27和上电极23的PIP电容性元件。另外，公开了一种形成多晶硅膜14的电容性元件的下电极16和存储单元的控制电极15中的每一个、形成多晶硅膜20的电容性元件的上电极23和存储单元的存储栅电极26中的每一个、以及形成存储单元的叠层膜的电容性元件的电容绝缘膜27的制造方法。
[0008]在专利文件1中，还公开了一种串联耦接的第一和第二电容性元件被堆叠的结构。 所述第一电容性元件包括作为第一电极的半导体衬底，以及作为第二电极的隔着栅极绝缘膜13形成在半导体衬底之上的下电极16。这样，形成了包括下电极16、电容绝缘膜27和上电极23(第三电极)的第二电容器，从而，上电极23隔着电容绝缘膜27形成在下电极16(第二电极)之上。
[0009]在日本未经审查的专利公开N0.2003-309182(专利文件2)中，公开了一种电容器结构，其中在电容器形成区域的顶表面中形成凹凸不平的电容器形成沟槽4a，从而增加电容器的表面积，并提高单位面积的电容，并且还公开了其制造方法。
[0010][相关现有文件]
[0011][专利文件]
[0012][专利文件I]
[0013]日本未经审查的专利公开N0.2009-99640
[0014][专利文件2]
[0015]日本未经审查的专利公开N0.2003-309182

【发明内容】

[0016]由本发明人研究的具有非易失性存储单元的半导体装置具有这样的非易失性存储单元，其在存储单元区中包括由第一层多晶硅膜制成的控制栅电极和包括ONO膜和第二层多晶硅膜的存储栅电极，同时包括具有由第三层多晶硅膜制成的栅电极的MISFET。
[0017]因此，有必要研究包括非易失性存储器的半导体装置，所述非易失性存储器包括如下的新颖结构的电容性元件，在所述新颖结构中，已使用三层的多晶硅膜提高每单位面积的电容。
[0018]从本说明书的陈述和附图，其他问题和本发明的新颖的特征将变得明了。
[0019]根据一个实施例，一种半导体装置包括电容性元件。所述电容性元件包括由形成在半导体衬底中的半导体区制成的第一电容电极、形成在所述半导体衬底的主表面之上的在俯视图中与所述第一电容电极重叠的第一电容绝缘膜、以及形成在所述第一电容绝缘膜之上的在俯视图中与所述第一电容电极重叠的由第一多晶硅膜制成的第二电容电极。所述半导体装置还包括形成在所述第二电容电极之上以覆盖所述第二电容电极的第二电容绝缘膜，和形成在所述第二电容绝缘膜之上的在俯视图中与所述第二电容电极重叠的第三电容电极。所述半导体装置还包括形成在所述第三电容电极之上以覆盖所述第三电容电极的第三电容绝缘膜，以及形成在所述第三电容绝缘膜之上以与所述第三电容电极重叠的由第三多晶硅膜制成的第四电容电极。第一电位被施加到第一和第三电容电极。与所述第一电位不同的第二电位被施加到第二和第四电容电极。
[0020]根据该实施例，可以提供包括具有每单位面积的电容已提高的电容性元件的非易失性存储器的半导体装置。
[0021]附图简要描述
[0022]图1是示出实施例1中的半导体装置的布局配置的一个例子的视图；
[0023]图2是实施例1中的半导体装置的主要部分截面视图；
[0024]图3A是堆叠的电容性元件的主要部分平面视图，而图3B是示出堆叠的电容性元件的电路配置的说明性视图；
[0025]图4是示出实施例1中的半导体装置的制造工艺的部分的工艺流程图；
[0026]图5是示出实施例1中的半导体装置的制造工艺的部分的工艺流程图；
[0027]图6是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图；
[0028]图7是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图；
[0029]图8是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图；
[0030]图9是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图；
[0031]图10是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图；
[0032]图11是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图；
[0033]图12是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图；
[0034]图13是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图；
[0035]图14A是实施例2中的堆叠的电容性元件的主要部分平面视图，而图14B是示出实施例2中的堆叠的电容性元件的电路配置的说明性视图；
[0036]图15A是沿图14A中的线X2-X2的堆叠的电容性元件的主要部分截面视图，而图15B是沿图14A中的线Yl-Yl的堆叠的电容性元件的主要部分截面视图；
[0037]图16A是沿图14A中的线X2-X2的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，而图16B是沿图14A中的线Yl-Yl的堆叠的电容性元件在其制造工艺期间的主要部分截面视图；
[0038]图17A是沿图14A中的线X2-X2的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，而图17B是沿图14A中的线Yl-Yl的堆叠的电容性元件在其制造工艺期间的主要部分截面视图；
[0039]图18A是沿图14A中的线X2-X2的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，而图18B是沿图14A中的线Yl-Yl的堆叠的电容性元件在其制造工艺期间的主要部分截面视图；
[0040]图19A是沿图14A中的线X2-X2的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，而图19B是沿图14A中的线Yl-Yl的堆叠的电容性元件在其制造工艺期间的主要部分截面视图；
[0041 ]图20A是实施例3中的堆叠的电容性元件的主要部分平面视图，，而图20B是示出实施例3中的堆叠的电容性元件的电路配置的说明性视图；
[0042]图21A是沿图20A中的线X3-X3的堆叠的电容性元件的主要部分截面视图，图21B是沿图20A中的线Y2-Y2的堆叠的电容性元件的主要部分截面视图，而图21C是沿图20A中的线Y3-Y3的堆叠的电容性元件的主要部分截面视图；
[0043]图22A是沿图20A中的线X3-X3的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，图22B是沿图20A中的线Y2-Y2的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，而图22C是沿图20A中的线Y3-Y3的堆叠的电容性元件在其制造工艺期间的主要部分截面视图；
[0044]图23A是沿图20A中的线X3-X3的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，图23B是沿图20A中的线Y2-Y2的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，而图23C是沿图20A中的线Y3-Y3的堆叠的电容性元件在其制造工艺期间的主要部分截面视图；
[0045]图24A是沿图20A中的线X3-X3的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，图24B是沿图20A中的线Y2-Y2的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，而图24C是沿图20A中的线Y3-Y3的堆叠的电容性元件在其制造工艺期间的主要部分截面视图；
[0046]图25A是沿图20A中的线X3-X3的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，图25B是沿图20A中的线Y2-Y2的堆叠的电容性元件在其制造工艺期间的主要部分截面视图，而图25C是沿图20A中的线Y3-Y3的堆叠的电容性元件在其制造工艺期间的主要部分截面视图。【具体实施方式】
[0047]在下面的实施例中，如果有必要，为了方便，每一个实施例将通过被分为多个部分或分到多个实施例中而被描述。然而，除非另有明确特别说明，否则它们绝不是彼此不相干的，而是相关的，从而所述部分或实施例中的一个是其他部分或实施例的一部分或全部的修改、细节、补充解释等。
[0048]另外，在下面的实施例中，当提到元素的数字等时(包括数字、数值、量、范围等)， 它们不限于特定数字，除非另有明确特别说明或者除非在原则上它们明显限于特定数字。 所述元素的数字等可以不小于或不大于特定数字。
[0049]此外，在下面的实施例中，不用说，其组件(也包括元件、步骤等)并非必然是不可缺少的，除非另有明确特别说明或者除非在原则上所述组件被认为是明显不可缺少的。类似地，在下面的实施例中，当提到组件等的形状、位置关系等时，所述形状等被认为包括与其基本接近或类似的那些，除非另有明确特别说明或者除非在原则上可以被认为它们明显不接近或相似。这同样将适用于前述的值和范围。
[0050]下面将基于附图详细描述代表性实施例。注意，在用于说明实施例的所有附图中， 具有相同功能的组件通过相同的参考标记来指定，并且省略了其重复的描述。在下面的实施例中，相同或相似部分的描述在原则上将不重复描述，除非特别必要。
[0051]在实施例中使用的附图中，为了提高示图的清晰度，即使在截面图中也可以省略影线。
[0052](实施例1)[〇〇53]〈半导体芯片布局配置的例子〉
[0054]参考附图，将给出实施例1中具有非易失性存储器的半导体装置(半导体集成电路装置)的描述。首先，将给出形成有包括非易失性存储器的系统的半导体装置(半导体芯片) 的布局配置的描述。图1是示出实施例1中的半导体芯片CHP的布局配置的一个例子。在图1 中，半导体芯片CHP包括CPU(中央处理单元)51、RAM(随机存取存储器)52,模拟电路53、 EEPR0M(电可擦除可编程只读存储器)54、闪存存储器55和I /0 (输入/输出)电路56以形成半导体装置。
[0055]CPU(电路)51也被称为中央算术运算处理单元，其从存储装置读取指令并基于指令执行各种算术和控制运算。
[0056]RAM(电路)52是允许存储在其中的信息被随机(S卩，根据需要从其)读取或允许要被存储的信息被新写入其中的存储器。RAM 52也被称为随机可写/可读存储器。RAM作为1C 存储器被划分为使用动态电路的DRAM (动态RAM)和使用静态电路的SRAM(静态RAM)两种类型。DRAM是需要存储器保持操作的随机可写/可读存储器。SRAM是不需要存储器保持操作的随机可写/可读存储器。[〇〇57]模拟电路53是处理随时间连续变化的电压或电流信号的电路，S卩，处理模拟信号的电路。模拟电路53包括，例如:放大电路、转换电路、调制电路、振荡电路、电源电路等。模拟电路53包括多个电容性元件。[〇〇58] EEPR0M 54和闪存存储器55是在每一个写操作和擦除操作中电可再写入的非易失性存储器的类型。EEPR0M 54和闪存存储器55也被称为电可擦除/可编程只读存储器。例如，在EEPROM 54和闪存存储器55中的每个存储单元包括用于存储(记忆)的MONOS晶体管或丽OS(金属氮化物氧化物半导体)晶体管。对于对EEPROM 54和闪存存储器55中的每一个的写操作和擦除操作，使用了Fowler-Nordheim隧穿现象。注意，也可以使用热电子和热空穴来执行写操作和擦除操作。对EEPROM 54和闪存存储器55的写操作和擦除操作中的每一个需要高于外部电源电压的电压。因此，EEPROM 54和闪存存储器55中的每一个包括升压电路等，并且升压电路包括多个电容性元件。EEPROM 54和闪存存储器55之间的区别在于，EEPROM 54是例如可以基于字节对其执行擦除操作的非易失性存储器，而闪存存储器55是例如可以基于字线对其执行擦除操作的非易失性存储器。通常，在闪存存储器55中，存储了用于执行在中央处理器51等中的各种处理的程序。另一方面，在EEPROM 54中，存储了以高频率再写入的各种数据项。
[0059]I/O电路56输入/输出电路，其将来自半导体芯片CHP内的数据输出到与半导体芯片CHP耦接的外部装置，并将来自与半导体芯片CHP耦接的外部装置数据输入到半导体芯片内。耦接在半导体芯片CHP的电源线(Vcc)和地线(Gnd)之间的旁路电容(电容性元件)也被放置在I/O电路56中。
[0060]在EEPROM54和闪存存储器55中的每一个中，作为多个非易失性存储器的存储单元被按行和列排列。CPU URAM 52、模拟电路53、1/0电路56、以及除了存储单元外的EEPROM54和闪存存储器55的各自的部分每一个是用高击穿电压MISFET和低击穿电压MISFET形成的。高击穿电压MISFET和低击穿电压MISFET分别由η型MISFET和P型MISFET形成。
[0061]〈半导体装置的结构〉
[0062]图2是实施例1中的半导体装置的主要部分截面视图。图3Α是堆叠的电容性元件的主要部分平面视图。图3Β是示出堆叠的电容性元件的电路配置的说明性视图。
[0063]如图2所示，半导体装置包括半导体衬底I。半导体衬底I是由具有例如约I至10ΩΜ等的电阻率的P型单晶硅制成的半导体晶片。
[0064]半导体装置具有存储单元区IA和外围电路区1Β、IC和ID，作为半导体衬底I的主表面的部分。在存储单元区IA中，形成了存储单元MC。在外围电路区IB中，形成了作为P沟道高击穿电压MISFET的MISFET QH。在外围电路区IC中，形成了作为η沟道低击穿电压MISFET的MISFET QL。在外围电路区ID中，形成了堆叠的电容性元件CS。存储单元区IA对应于图1中的EEPROM 54或闪存存储器55。存储单元区IA和外围电路区IB、IC和ID不需要彼此相邻。
[0065]首先，将具体描述在存储单元区IA中形成的存储单元MC的配置。
[0066]在存储单元区IA中，半导体装置具有有源区ARl和隔离区IR。该隔离区IR用于隔离在有源区AR中形成的元件。在隔离区IR中，形成了隔离膜2。有源区ARl被隔离区IR定义，SP，被划定界限，并且通过隔离区IR与另一有源区电隔离。在有源区ARl中，形成了P型阱PWUp型阱PWl具有P型导电类型。
[0067]如图2所示，在存储单元区IA的P型阱PWl中，形成了包括存储晶体管MT和控制晶体管CT的存储单元MC。在存储单元区IA中，实际上以阵列配置形成了多个存储单元MC。图2示出了存储器单元MC中的一个的截面。
[0068]存储单元MC是分离栅型存储单元。就是说，如图2所示，存储单元MC包括具有控制栅极CG的控制晶体管CT和与控制晶体管CT串联耦接并具有存储栅电极MG的存储晶体管MT。
[0069]如图2所示，存储单元MC包括η型半导体区MS、n型半导体区MD、控制栅电极CG和存储栅电极MG。每个n型半导体区MS和MD具有与p型导电类型相反的n型导电类型。存储单元MC 还包括:形成在控制栅电极CG和半导体衬底1的p型阱PW1之间的栅极绝缘膜GIt，以及形成在存储栅电极MG和半导体衬底1的p型阱PW1之间和在存储栅电极MG和控制栅电极CG之间的栅极绝缘膜的GIm。
[0070]控制栅电极CG和存储栅电极MG沿着半导体衬底的主表面1延伸，栅极绝缘膜GIm设置在其彼此面对的各自的侧表面(侧壁)之间，并且并排排列。控制栅电极CG和存储栅电极 MG的延伸方向垂直于图2的纸片的表面。控制栅电极CG形成在位于半导体区MD和MS之间的p 型阱PW1的部分之上，S卩，隔着栅极绝缘膜Git形成在半导体衬底1的主表面之上。另一方面， 存储栅电极MG形成在位于半导体区MD和MS之间的p型阱PW1的部分之上，S卩，隔着栅极绝缘膜GIm形成在半导体衬底1的主表面之上。存储栅电极MG位置更靠近半导体区MS，而控制栅电极CG位置更靠近半导体区MD。控制栅电极CG和存储栅电极MG是形成存储单元MC(S卩，非易失性存储器)的栅电极。[0071 ]控制栅电极CG和存储栅电极MG彼此相邻，栅极绝缘膜GIm设置在它们之间。存储栅电极MG隔着栅极绝缘膜GIm形成在控制栅电极CG的侧表面(S卩，侧壁)之上，形成为侧壁间隔物形状。栅极绝缘膜GIm在半导体衬底1的p型阱PW1和存储栅电极MG之间的区域以及存储栅电极MG和控制栅电极CG之间的区域两个区域之上延伸。
[0072]栅极绝缘膜Git由绝缘膜3制成。绝缘膜3由二氧化硅膜、氮化硅膜、氧氮化硅膜或具有比氮化娃膜的介电常数高的电容率(specific permittivity)的高介电常数膜(S卩，所谓的高k膜)形成。注意，在目前的应用中，当提到高k膜或高介电常数膜时，所述高k膜或高介电常数膜是指具有比氮化硅膜高的介电常数(电容率)的膜。可以使用诸如，例如，氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的金属氧化物膜作为绝缘膜3。[〇〇73]栅极绝缘膜IGm由绝缘膜7制成。绝缘膜7由包括二氧化硅膜、在二氧化硅膜之上作为电荷存储部分的氮化硅膜、和在氮化硅膜之上的二氧化硅膜的叠层膜(并被称为0N0膜) 制成。注意，如上所述，存储栅电极MG和p型阱PW1之间的栅极绝缘膜GIm作为存储晶体管MG 的栅极绝缘膜。另一方面，存储栅电极MG和控制栅极CG之间的栅极绝缘膜GIm作为用于提供绝缘(即，存储栅电极MG和控制栅电极CG之间的电隔离)的绝缘膜。[〇〇74]在绝缘膜7中，氮化硅膜是用于存储电荷的绝缘膜并作为电荷存储部。也就是说， 氮化硅薄膜是形成在绝缘膜7中的俘获绝缘膜。因此，绝缘膜7可以被视为具有内部电荷存储部的绝缘膜。
[0075]位于氮化硅膜之上和之下的二氧化硅膜可以作为限制电荷的电荷阻挡层。也就是说，通过提供在上和下的二氧化硅膜之间插入氮化硅膜的结构，防止了存储在氮化硅膜中的电荷的泄漏。
[0076]控制栅电极CG由导体膜4制成。导体膜4由硅制成。例如，导体膜4由例如作为其中引入了n型杂质的多晶硅膜的n型多晶硅膜等制成。具体地，控制栅电极CG由图案化的导体膜4制成。
[0077]存储栅电极由导体膜8制成。导体膜8由硅制成，并由例如作为其中引入了n型杂质的多晶硅膜的n型多晶硅膜等制成。存储栅电极MG形成在控制栅电极CG的位于控制栅极CG 的第一侧上的与存储栅电极MG相邻的侧壁之上。
[0078]半导体区MS是作为源区和漏区中的一个的半导体区。半导体区MD是作为源区和漏区中的另一个的半导体区。这里，半导体区MS是作为例如源区的半导体区，而半导体区MD是作为例如漏区的半导体区。半导体区MS和MD中的每一个由其中已被引入η型杂质并具有LDD(轻掺杂漏极)结构的半导体区制成。
[0079]源极半导体区MS包括η—型半导体区14和具有比η—型半导体区14高的杂质浓度的η+型半导体区17。漏极半导体区MD包括η—型半导体区14和具有比η—型半导体区14高的杂质浓度的η+型半导体区17。!!+型半导体区17具有比η—型半导体区14更深的结深度和更高的杂质浓度。
[0080]在控制栅电极CG的更靠近漏区的侧壁之上和在存储栅电极MG的更靠近源区的侧壁之上，形成了侧壁间隔物SW，其每一由诸如二氧化硅膜、氮化硅膜或其叠层膜的绝缘膜制成。
[0081]包括在源极半导体区MS中的η—型半导体区14与存储栅电极MG的侧表面自对准地形成。η+型半导体区17与侧壁间隔物SW的侧表面自对准地形成。因此，较低浓度的η—型半导体区14形成在存储栅电极MG的侧壁上的侧壁间隔物SW之下，而较高浓度的η+型半导体区17形成在较低浓度的η—型半导体区14外侧。
[0082]包括在漏极半导体区MD中的η—型半导体区14与控制栅电极CG的侧表面自对准地形成。η+型半导体区17与侧壁间隔物SW的侧表面自对准地形成。因此，较低浓度的η—型半导体区14形成在控制栅电极CG的侧壁上的侧壁间隔物SW之下，而较高浓度的η+型半导体区17形成在较低浓度的η—型半导体区14外侧。因此，较低浓度的η—型半导体区14被形成为与作为控制晶体管CT的沟道区的P型阱PWl相邻。
[0083]存储晶体管的沟道区形成在存储栅电极MG之下的栅极绝缘膜GIm之下。控制晶体管CT的沟道区形成在控制栅电极CG之下的栅极绝缘膜GIt之下。
[0084]在每个η+型半导体区17之上，即，在每个η+型半导体区17的上表面之上，已使用硅化物(自对准硅化物)技术等形成了金属硅化物层18。金属硅化物层18由例如钴硅化物层、镍硅化物层、或添加铂的镍硅化物层等制成。金属硅化物层18允许降低扩散电阻和接触电阻。注意，金属硅化物层18也形成在控制栅电极CG和存储器栅电极MG中的每一个之上。
[0085]接下来，将给出在外围电路区IB中形成的P沟道高击穿电压MISFETQH的配置的具体描述。
[0086]在外围电路区IB中，半导体装置包括有源区AR2和隔离区IR。隔离区IR的结构和功能如上所述。有源区AR2通过隔离区IR来定义，即划定边界，并且通过隔离区IR与另一有源区电隔离。在有源区AR2中，形成了η型阱NWl。也就是说，有源区AR2是其中形成η型阱NWl的区域。N型阱NWl具有η型导电类型。
[0087]如图2所示，高击穿电压MISFET QH包括:每一都包括ρ—型半导体区13和ρ+型半导体区16的半导体区；形成在η型阱NWl之上的栅极绝缘膜GIH;和形成在栅极绝缘膜GIH之上的栅电极GEILp—型半导体区13和ρ+型半导体区16中的每一个形成在半导体衬底I的上层部分中。P—型半导体区13和ρ+型半导体区16中的每一个具有与η型导电类型相反的ρ型导电类型。
[0088]栅极绝缘膜GIH作为MISFET QH的栅极绝缘膜。栅极绝缘膜GIH由绝缘膜11制成。绝缘膜11由二氧化硅膜、氮化硅膜、氧氮化硅膜、或具有比氮化硅膜高的电容率的高介电常数膜(即，所谓的高k膜)制成。可以使用诸如例如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的金属氧化物膜作为绝缘膜11。
[0089]栅电极GEH由导体膜12制成。导体膜12由硅制成并由例如作为其中引入了ρ型杂质的多晶硅膜的P型多晶硅膜等形成。具体地，栅电极GEH由图案化的导体膜12制成。导体膜12由与包括在控制栅电极CG中的导体膜4不同的导体膜制成。
[0090]包括ρ—型半导体区13和ρ+型半导体区16的半导体区中的每一个是其中已被引入ρ型杂质并具有DDD(双扩散漏极)结构的源极或漏极半导体区(源区或漏区)。也就是说，ρ—型半导体区13具有比ρ+型半导体区16更深的结深度和更高的杂质浓度。
[0091 ]在栅电极GEH的侧壁上，形成了侧壁间隔物SW，其每一由诸如二氧化硅膜、氮化硅膜或其叠层膜的绝缘膜制成。
[0092]在每个ρ+型半导体区16之上，即，在每个P+型半导体区16的上表面之上，以与在存储单元MC中的n+型半导体区17之上相同的方式，使用硅化物技术等形成了金属硅化物层
18。注意，金属娃化物层18也形成在栅电极GEH之上。
[0093]接下来，将具体描述在外围电路区IC中形成的η沟道低击穿电压MISFETQL的配置。
[0094]在外围电路区IC中，半导体装置包括有源区AR3和隔离区IR。隔离区IR的结构和功能如上所述。有源区AR3通过隔离区IR来定义，即划定边界，并且通过隔离区IR与另一有源区电隔离。在有源区AR3中，形成了 ρ型阱PW2。也就是说，有源区AR3是其中形成ρ型阱PW2的区域。P型阱PW2具有ρ型导电类型。
[0095]如图2所示，低击穿电压MISFET QL包括:每一包括η—型半导体区14和η+型半导体区17的半导体区；形成在ρ型阱PW2之上的栅极绝缘膜GIL;和形成在栅极绝缘膜GIL之上的栅电极GEL。!!—型半导体区14和η+型半导体区17中每一个形成在半导体衬底I的ρ型阱PW2的上层部分中。η—型半导体区14和η+型半导体区17中每一个具有与ρ型导电类型相反的η型导电类型。
[0096]栅极绝缘膜GIL作为MISFET QL的栅极绝缘膜。栅极绝缘膜GIL由绝缘膜10制成。
[0097]栅电极GEL由由导体膜12制成的导体膜制成，并形成在与包括在MISFETQH的栅电极GHl中的导体膜12相同的层中。
[0098]包括η—型半导体区14和η+型半导体区17的半导体区中的每一个是其中已被引入η型杂质并具有LDD(轻掺杂漏极)结构的源极或漏极半导体区(源区或漏区)，类似于存储单元MC的半导体区MS和MD。也就是说，η+型半导体区17具有比η-型半导体区14更深的结深度和更高的杂质浓度。
[0099]在栅电极GEL的侧壁上，形成了侧壁间隔物SW，其每一由诸如二氧化硅膜、氮化硅膜或其叠层膜的绝缘膜制成。
[0100]在每个η+型半导体区17之上，即，在每个η+型半导体区17的上表面之上，已经以与在存储单元MC中的η+型半导体区17之上相同的方式，使用硅化物技术等形成了金属硅化物层18。注意，金属娃化物层18也形成在栅电极GEL之上。
[0101]优选地，高击穿电压MISFET QH的栅极长度比低击穿电压MISFET QL的栅极长度长。用于高击穿电压MISFET QH的驱动电压比用于低击穿电压MISFET QL的驱动电压高。高击穿电压MISFET QH的击穿电压比低击穿电压MISFET QL的击穿电压高。
[0102]优选地，栅极绝缘膜的GIH的膜厚大于栅极绝缘膜GIL的膜厚。这允许用于高击穿电压MISFET QH的驱动电压比用于低击穿电压MISFET QL的驱动电压高。[0103 ]接下来，将具体描述在外围电路区ID中形成的堆叠的电容性源极CS的配置。[〇1〇4] 在外围电路区1D中，半导体装置具有有源区AR41和AR42以及隔离区IR。隔离区IR 的结构和功能如上所述。在有源区AR41和AR42以及隔离区IR之下，连续地形成了 n型阱(n型阱区)AR42。有源区AR42用于提供期望的电位至n型阱NW2。在有源区NW2中，设置了 n+型半导体区17和rT型半导体区14。11型阱NW2包括在第一电容电极CE1中。包括在第一电容电极CE1 中的n型阱NW2是通过其中p型MISFET QH被形成的形成p型MISFET QH的相同的步骤来形成的。[〇1〇5]在有源区AR41之上，隔着第一电容绝缘膜CZ1形成第二电容电极CE2。在平面视图中，第二电容电极CE2完全覆盖有源区AR41，并延伸到与有源区AR41相邻的隔离区IR。第一电容绝缘膜CZ1可以由例如处于与栅极绝缘膜Git相同的层中的绝缘膜3形成。优选地，第一电容绝缘膜CZ1可以适当地由具有大于栅极绝缘膜Git的膜厚的绝缘膜形成。第二电容电极 CE2由处于与控制栅电极CG相同的层中的导体膜4形成。第二电容电极CE2和第一电容绝缘膜CZ1在平面视图中具有相同的形状。
[0106]也就是说，在有源区AR41中，形成了包括第一电容电极CE1、第一电容绝缘膜CZ1和第二电容电极CE2的第一电容器。
[0107]第三电容电极CE3被形成为隔着第二电容绝缘膜CZ2覆盖第二电容电极CE2的上表面和侧表面。在平面视图中，第三电容电极CE3在平面视图中具有与第二电容电极CE2重叠的部分，和从第二电容电极CE2突出并在隔离区IR之上延伸的部分。第三电容电极CE3由处于与存储栅电极MG相同的层中的导体膜8形成。第二电容绝缘膜CZ2由处于与栅极绝缘膜 GIm相同的层中的绝缘膜7形成。第三电容电极CE3和第二电容绝缘膜CZ2在平面视图中具有相同的形状。
[0108]也就是说，包括第二电容电极CE2、第二电容绝缘膜CZ2和第三电容电极CE3的第二电容器被形成为在平面视图中与第一电容器重叠。[〇1〇9]第四电容电极CE4被形成为隔着第三电容绝缘膜CZ3覆盖第三电容电极CE3的上表面和侧表面。第四电容电极CE4具有与第三电容电极CE3重叠的部分，和从第三电容电极CE3 突出并在隔离区IR之上延伸的部分。第四电容电极CE4由处于与MISFET QH的栅电极GEH或 MISFET QL的栅电极GEL相同的层中的导体膜12形成。第三电容绝缘膜CZ3由绝缘膜9形成。 绝缘膜9由包括例如二氧化硅膜和在所述二氧化膜之上的氮化硅膜的叠层膜形成。第四电容电极CE4和第三电容绝缘膜CZ3在平面视图中具有相同的形状。
[0110]也就是说，包括第三电容电极CE3、第三电容绝缘膜CZ3和第四电容电极CE4的第三电容器被形成为在平面视图中与第二电容器重叠。在有源区AR41中，形成了其中堆叠了第一、第二、第三电容器的电容元件CS。
[0111]在第三和第二电容电极CE3和CE2的各自的侧壁上，形成了侧壁间隔物SW。在n+型半导体区17、第四电容电极CE4的上表面、从侧壁间隔物SW暴露的第三电容电极CE3的上表面、以及第二电容电极CE2的上表面之上，形成了金属硅化物层18。注意，未示出在第二电容电极CE2的上表面之上的金属硅化物层。[〇112]图3A是堆叠的电容性元件的主要部分平面视图。图3B是示出堆叠的电容性元件的电路配置的说明性视图。将使用图3A和图3B来描述堆叠的电容性元件CS的配置。[〇113]如图3A所示，堆叠的电容性元件CS具有这样的结构，其中例如，堆叠了在横向方向上具有长边的矩形的第一电容电极CEl、在垂直方向具有长边的矩形的第二电容电极CE2、在横向方向上具有长边的矩形的第三电容电极CE3、以及在横向方向上具有长边的矩形的第四电容电极CE4。有源区AR41位于第一电容电极CEl的中心部分处。有源区AR42位置与有源区AR41分开。如上所述，有源区AR42用于向包括在第一电容电极CEl中的η型阱NW2供应期望的电位。有源区AR41和AR42的位置不限于上述的位置。第一、第二、第三和第四电容电极CE 1、CE2、CE3和CE4的形状也不限于矩形。
[0114]在图3A的纸张上的X和Y方向上，第二电容型电极CE2被设置为完全覆盖有源区AR41。此外，第三电容型电极CE3被形成在第二电容型电极CE2之上，以完全覆盖有源区AR41。另外，第四电容型电极CE4被形成在第三电容型电极CE3之上，以完全覆盖有源区AR41。第二电容电极CE2具有在Y方向上与有源区AR41以及第三和第四电容电极CE3和CE4不重叠的突出部分。第三电容电极CE3具有在X方向上与有源区AR41以及第二和第四电容电极CE2和CE4不重叠的突出部分。第四电容电极CE4具有在X方向上与有源区AR41以及第二和第三电容电极CE2和CE3不重叠的突出部分。注意，在图2中的外围电路区ID中所示的堆叠的电容性元件CS的主要部分截面视图是沿着图3中的线Xl-Xl的截面。
[0115]如图3B所示，堆叠的电容性元件CS具有其中第一、第二、第三电容器彼此并联地耦合的结构。第一电容器包括第一和第二电容电极CEl和CE2。第二电容器包括第二和第三电容电极CE2和CE3。第三电容器包括第三和第四电容电极CE3和CE4。第一和第二电容器共享第二电容电极CE2。第二和第三电容器共享第三电容电极CE3。第一电位被施加到第一和第三电容电极CEl和CE3。与第一电位不同的第二电位被施加到第二和第四电容电极CE2和CE4。也就是说，第一、第二和第三电容器彼此并联地耦合。
[0116]接下来，将使用图2具体描述在形成在存储单元区IA中的存储单元MC之上、在形成在外围电路区域IB中的MISFET QH之上、在形成在外围电路区域IC中的MISFET QL之上、以及在形成在外围电路区ID中的堆叠的电容电极CS之上的配置。
[0117]层间绝缘膜19形成在半导体衬底I之上以覆盖控制栅电极CG、存储栅电极MG、栅电极GEH、栅电极GEL、第四电容电极CE4和侧壁间隔物SW。层间绝缘膜19由包括例如氮化硅膜和在氮化硅膜之上的二氧化硅膜的叠层膜制成。
[0118]在层间绝缘膜19中，形成接触孔(开口)，并且在接触孔中嵌入导电插塞电极20。
[0119]每个插塞电极20由形成在接触孔的底部部分和侧壁(S卩，侧表面)之上的薄阻挡导体膜和位于所述阻挡导体膜之上的主导体膜形成，并被形成为嵌入在接触孔中。在图2中，为了更易于图示，一体地示出了都被包含在插塞电极20中的阻挡导体膜和主导体膜。注意，包含在插塞电极20中的阻挡导体膜可以是例如钛(Ti)薄膜、氮化钛(TiN)膜或其叠层膜，包含在插塞电极20中的主导体膜20可以是例如钨(W)膜。
[0120]嵌入在接触孔中的插塞电极20电耦接到n+型半导体区17、p+型半导体区16、第三电容电极CE3、第四电容电极CE4等。尽管未示出，也有电耦接到第二电容电极CE2的插塞电极
20 ο
[0121]金属布线21形成在层间绝缘膜19之上并电耦接至插塞电极20。金属布线21由例如钨(W)线或铝(Al)线形成。金属布线21也可以是使用铜(Cu)作为主导电材料的嵌入线。
[0122]〈半导体装置的制造方法〉
[0123]接下来，将给出制造实施例1中的半导体装置的方法的描述。
[0124]图4和5是示出实施例1中的半导体装置的制造工艺的部分的工艺流程图。图6至13 是实施例1中的半导体装置在其制造工艺期间的主要部分截面视图。图6至13的截面视图是存储单元区1A和外围电路区1B、1C和1D的主要部分截面视图，其示出了在存储单元区1A中的存储单元MC的形成、在外围电路区1B中的MISFET QH的形成、在外围电路区1C中的MISFET QL的形成、和在外围电路区1D中的堆叠的电容性元件CS的形成。
[0125]在实施例1中，将给出在存储单元区1A中形成n沟道控制晶体管CT和n沟道存储晶体管MT的情况的描述。然而，也可以颠倒导电类型并在存储单元区1A中形成p沟道控制晶体管CT和p沟道存储晶体管MT。
[0126]同样，在实施例1中，将给出在外围电路区域1B中形成p沟道MISFET QH的情况的描述。然而，也可以颠倒导电类型并在外围电路区域1B中形成n沟道MISFET QH。也可以在外围电路区域1B中形成CMISFET(互补MISFET)等。同样，在实施例1中，还将给出在外围电路区域 1C中形成n沟道MISFET QL的情况，但是也可以颠倒导电类型并在外围电路区域1C中形成p 沟道MISFET QL。也可以在外围电路区域1C中形成CMISFET等。
[0127]首先，如图6所示，提供(S卩，准备)由具有例如约1至10 Q cm的电阻率的p型单晶硅制成的半导体晶片作为半导体衬底1(图4中的步骤S1)。
[0128]接下来，如图6所示，形成隔离膜2(图4中的步骤S2)。隔离膜2作为界定半导体衬底 1的主表面的存储单元区1A中的有源区AR1的隔离区IR。隔离膜2也作为界定半导体衬底1的主表面的外围电路区1B中的有源区AR2的隔离区IR。隔离膜2也作为界定半导体衬底1的主表面的外围电路区1C中的有源区AR3的隔离区IR。隔离膜2也作为界定半导体衬底1的主表面的外围电路区1D中的有源区AR41和AR42的隔离区IR。
[0129]隔离膜2由诸如二氧化硅的绝缘体制成，并且可以通过例如STI (浅沟槽隔离)方法来形成。可以通过例如在隔离区IR中形成隔离沟槽，然后选择性地在每一隔离沟槽中形成由例如二氧化硅制成的绝缘膜来提供绝缘膜2。[〇13〇] 接下来，如图6所示，在外围电路区1B和1D中，在有源区AR2、AR41和AR42中形成n型阱NW1和NW2(图4中的步骤S3)。!!型阱NW1和NW2可以通过以离子注入法等将诸如例如磷(P) 的n型杂质引入半导体衬底1来形成。n型阱NW1和NW2中的每一个被形成至距离半导体衬底1 的主表面的预定深度，所述预定深度比隔离沟槽深。也就是说，n型阱NW1和NW2也形成在绝缘膜2之下。n型阱NW2作为堆叠的电容性元件CS的第一电容电极CE1。
[0131]接下来，如图6所示，在存储单元区1A中，在有源区AR1中形成p型阱PW1(图4中的步骤S4)。？型阱PW1可以通过以离子注入法等将诸如例如硼(B)的p型杂质引入半导体衬底1来形成。P型阱PW1被形成至距离半导体衬底1的主表面的预定深度。注意，可以颠倒执行步骤 S3和S4的顺序。
[0132]接下来，如图7所示，在半导体衬底1整个主表面之上，形成绝缘膜3和导体膜4(图4 中的步骤S5)。
[0133]在步骤S5中，首先，在半导体衬底1的主表面的存储单元区1A和外围电路区1B、1C 和ID中形成绝缘膜3。形成在存储单元区1A中的p型阱PW1之上的绝缘膜3作为用于存储单元 MC的栅极绝缘膜GI t的绝缘膜。在外围电路区1D之上，绝缘膜3作为第一电容绝缘膜CZ1。绝缘膜3可以采用热氧化方法、溅射法、原子层沉积(ALD)法、化学气相沉积(CVD)法等来形成。
[0134]当第一电容绝缘膜CZ1的膜厚被设置为大于栅极绝缘膜Git的膜厚时，在半导体衬底I之上形成用于第一电容绝缘膜CZl的厚绝缘膜之后，从存储单元区IA选择性地去除厚绝缘膜，然后在存储单元区IA之上形成用于栅极绝缘膜GIt的薄绝缘膜。
[0135]接下来，在步骤S5中，如图7所示，在存储单元区IA和外围电路区1B、1C和ID之上的绝缘膜3之上形成导体膜4。导体膜4由多晶的硅膜(S卩，多晶硅膜)制成。导体膜4可以使用CVD方法等来形成。替代地，也可以沉积非晶硅膜作为导体膜4并通过随后的热处理将非晶硅膜转变为多晶硅膜。导体膜4的膜厚被设置为70至120nm。
[0136]优选使用由于例如诸如磷(P)或砷(As)的η型杂质或诸如硼(B)的ρ型杂质被引入其中而具有低阻率的导体膜作为导体膜4。
[0137]接下来，如图7所示，将导体膜4图案化(图4中的步骤S6)。在步骤S6中，使用例如光刻和蚀刻，将导体膜4图案化成所需的二维形状。
[0138]首先，在导体膜4之上形成抗蚀剂膜PRl。抗蚀剂膜PRl具有覆盖存储单元区IA的要形成控制栅电极的CG的区域并暴露它的其他部分的图案。抗蚀剂膜PRl也具有覆盖外围电路区IB和1C，覆盖外围电路区ID的要形成第二电容电极CE2的区域并暴露它的其他部分的图案。
[0139]接着，利用抗蚀剂膜PRl作为刻蚀掩模，通过各向异性干法刻蚀等刻蚀导体膜4以将其图案化。因此，在存储单元区IA之上，形成了由导体膜4制成的控制栅电极CG，并形成了位于控制栅极CG和半导体衬底I的ρ型阱PWl之间的由绝缘膜3制成的栅极绝缘膜Git。也就是说，在存储单元区IA之上，控制栅电极CG隔着栅极绝缘膜GIt形成在半导体衬底I的ρ型阱PWl之上。
[0140]此外，在外围电路区域ID之上，形成第一电容绝缘膜CZl和第二电容电极CE2以覆盖有源区AR42。另一方面，在外围电路区IB和IC之上，留下了导体膜4。然后，去除抗蚀剂膜，即，抗蚀剂膜PRl。
[0141]注意，从存储单元区1A，绝缘膜3未被控制栅电极CG覆盖的部分是通过在步骤S6执行干法刻蚀或在步骤S6中的干法刻蚀后的湿法刻蚀去除的。因此，在存储单元区IA的未形成控制栅电极CG的部分处，半导体衬底I的ρ型阱PWl暴露。从外围电路区1D，暴露于第二电容电极CE2的绝缘膜3也是通过类似地执行步骤S6中的干法刻蚀或在干法刻蚀后执行湿法刻蚀去除的。在平面视图中，第一电容绝缘膜CZl具有与第二电容电极相等同的图案。
[0142]在步骤S7中，首先，在半导体衬底I的主表面的存储单元区IA和外围电路区1B、1C和ID之上，形成用于存储晶体管MT的栅极绝缘膜GIm的绝缘膜7。在此时，在半导体衬底I的主表面的存储单元区IA的暴露部分和控制栅电极CG的上表面和侧表面之上形成绝缘膜7。此外，在导体膜4的留在外围电路区IB和IC之上的部分的上表面之上也形成绝缘膜7。此外，在半导体衬底I的主表面的外围电路区ID和外围电路区ID之上的第二电容电极CE2的上表面和侧表面之上也形成绝缘膜7。在外围电路区域ID之上，绝缘膜7作为第二电容绝缘膜CZ2。
[0143]如上所述，绝缘膜7具有内部电荷存储部分并且由叠层膜制成，其中二氧化硅膜、氮化硅膜和二氧化硅膜按此顺序向上形成作为绝缘膜。
[0144]在绝缘膜7中，下层二氧化硅层可以通过热氧化法或ISSG(原位蒸汽生成)氧化法在例如约1000到1100 0C的温度形成。此外，在绝缘膜7中，氮化硅膜可以通过例如CVD法来形成。此外，在绝缘膜7中，上层二氧化硅膜可以通过例如CVD法来形成。
[0145]注意，在实施例1中，使用氮化娃膜作为具有陷讲能级(traplevel)的绝缘膜。然而，该具有陷阱能级的绝缘膜不限于氮化硅膜。例如，可以使用具有比氮化硅膜高的介电常数的高介电常数膜，例如氧化铝(铝土)膜、氧化铪膜或氧化钽膜。
[0146]在步骤S7中，接下来，在存储单元区IA和外围电路区1B、1C和ID之上的绝缘膜7之上形成导体膜8。
[0147]优选地，导体膜8由例如多晶的硅膜(S卩，多晶硅膜)形成。导体膜8可以使用CVD法等来形成。也可以沉积非晶硅膜作为导体膜8，然后通过随后的热处理将非晶硅膜转变为多晶硅膜。导体膜8的膜厚被控制为50至70nm。导体膜8被形成为具有比导体膜4或后面描述的导体膜12的膜厚小的膜厚。
[0148]作为导体膜8，优选使用由于在其中引入诸如例如磷(P)或砷(As)的η型杂质或诸如硼(B)的ρ型杂质而具有低电阻率的导体膜。
[0149]接下来，如图8所示，利用各向异性干法刻蚀技术回刻导体膜8以形成存储栅电极MG和第三电容形电极CE3 (图4中的步骤S8)。
[0150]在步骤S8中，首先，使用光刻来形成抗蚀剂膜PR2。抗蚀剂膜PR2具有覆盖外围电路区域ID的要形成第三电容电极的部分并且暴露它的其他区域的图案。抗蚀剂膜PR2还具有暴露存储单元区IA和外围电路区IB和IC的图案。接下来，对导体膜8执行各向异性干法刻蚀以回刻导体膜8。因此，导体膜8被隔着绝缘膜7以侧壁间隔物形状留在控制栅电极CG的两侧壁(即，侧表面)上，以形成存储栅电极MG和间隔物SP1。
[0151]在上述回蚀工艺中，导体膜8和绝缘膜7被从外围电路区IB和IC去除。另一方面，导体膜8只留在外围电路区ID的覆盖有抗蚀剂膜PR2的部分之上以形成第三电容电极。由于暴露于第三电容电极CE3的绝缘膜7也被从外围电路区去除，因此第二电容绝缘膜CZ2在平面视图中具有与第三电容电极CD3相等同的图案。
[0152]接下来，如图9所示，去除间隔物SPI和绝缘膜7 (图4中的步骤S9)。
[0153]在步骤S9中，首先，在半导体衬底I之上形成覆盖存储栅电极MG并暴露间隔物SPl的抗蚀剂膜(未示出)。然后，通过以形成的抗蚀剂膜作为蚀刻掩模的干法刻蚀去除间隔物SP1。另一方面，已被覆盖抗蚀剂膜的存储栅极电极MG未被蚀刻而是被留下。然后，去除抗蚀剂膜。该抗蚀剂膜(未示出)覆盖外围电路区IB、IC和ID。
[0154]在步骤S9中，接下来，通过刻蚀(诸如，例如湿法刻蚀)去除绝缘膜7未被存储栅电极MG覆盖的部分。在此时，在存储单元区IA之上，位于存储器栅电极MG和ρ型阱PWl之间以及存储栅电极MG和控制栅极CG之间的绝缘膜7未被去除而是被留下，而在其他区域之上的绝缘膜7被去除。在此时，在存储单元区IA之上，形成了栅极绝缘膜GIm，其包括留在存储器栅电极MG和ρ型阱PWl之间的绝缘膜7的部分以及留在存储栅电极MG和控制栅电极CG之间的绝缘膜7的部分。
[0155]接下来，在半导体衬底上形成绝缘膜9(图4中的步骤S10)。
[0156]在步骤SlO中，首先，在半导体衬底I的主表面的存储单元区IA和外围电路区1B、1C和ID之上形成绝缘膜9。绝缘膜9被形成以覆盖半导体衬底I的主表面的存储单元区IA的暴露部分、控制栅电极CG和控制栅电极MG。绝缘膜9还被形成为覆盖导体膜4的留在半导体衬底I的主表面的外围电路区IB和1C、外围电路区1D、以及第二和第三电容电极CE2和CE3之上的部分。
[0157]绝缘膜7包括叠层膜，其包括例如二氧化硅膜和在二氧化硅膜之上的氮化硅膜。二氧化硅膜是通过热氧化法或ISSG氧化法形成的。氮化硅膜可以通过例如CVD法来形成。
[0158]绝缘膜9是被形成来覆盖存储单元MC的用于存储单元MC的保护膜(保护绝缘膜)。 绝缘膜9被形成以覆盖半导体衬底l(p型阱PW1)的主表面的存储单元区1A以及在存储单元区1A之上的控制栅极CG、栅极绝缘膜Git和GIm、以及存储栅电极MG。在如图4所示的包括步骤S11以及后续步骤的步骤中，在外围电路区1B中形成MISFET QH并在外围电路区1C中形成 MISFET QL。在形成MISFET QH和QL的步骤中，执行诸如热氧化(例如，步骤S13)和刻蚀(如， 步骤S15)的处理。绝缘膜9被设置以防止控制栅电极CG、存储栅电极MG、形成在存储单元区 1A之上的栅极绝缘膜Git和GIm、半导体衬底1的主表面等在诸如上面提到的热氧化和刻蚀的处理期间被氧化或被刻蚀。
[0159]绝缘膜9作为在外围电路区1D之上的堆叠的电容性元件CS的第三电容绝缘膜CZ3。 [〇16〇]接下来，如图10所示，从外围电路区1B和1C，去除绝缘膜9和导体膜4(图5中的步骤511)〇[0161 ]在步骤SI 1中，如图10所示，形成具有覆盖存储单元区1A和外围电路区ID并暴露外围电路区1B和1C的图案的抗蚀剂膜PR3。然后，利用抗蚀剂膜PR3作为刻蚀掩膜，通过诸如例如干法刻蚀的刻蚀去除绝缘膜9和导体膜4。因此，如图10所示，导电膜4可以被完全地从外围电路区1B和1C去除。绝缘膜3也被从外围电路区1B和1C去除。然后，去除抗蚀剂膜PR3，而绝缘膜9被留在存储单元区1A和外围电路区1D之上。
[0162]接下来，如图11所示，在外围电路区1C的有源区AR3中形成p型阱PW2(图5中的步骤512)。与p型阱PW1类似地，p型阱PW2可以通过以离子注入法等将诸如例如硼(B)的p型杂质引入半导体衬底1来形成。p型阱PW2从半导体衬底1的主表面形成到预定深度。
[0163]接下来，如图11所示，在半导体衬底1的整个主表面之上形成绝缘膜10和11以及导体膜12(图5中的步骤S13)。
[0164]在步骤S13中，首先，如图11所示，在外围电路区域1B和1C之上形成绝缘膜11和10。 绝缘膜11用于MISFET QH的栅极绝缘膜GIH。绝缘膜10用于MISFET QL的栅极绝缘膜。因此， 绝缘膜11的膜厚大于绝缘膜10的膜厚。绝缘膜11形成在n型阱NW1之上，而绝缘膜10形成在p 型阱PW2之上。
[0165]绝缘膜11和10可以通过例如热氧化法来形成。在这种情况下，绝缘膜11和10中的每一个由二氧化硅膜制成。然而，也可以对二氧化硅膜执行氮化处理以提供氮氧化硅膜。绝缘膜11也可以通过例如ISSG氧化法来形成。
[0166]在步骤S13中，接下来，在半导体衬底1之上形成导电膜12。导体膜12用于形成 MISFET QH的栅电极GEH、MISFET QL的栅电极GEL和第四电容电极CE4。
[0167]优选地，导体膜12由例如多晶的硅膜(S卩，多晶硅膜)形成。导体膜12可以使用CVD 法等来形成。也可以沉积非晶硅膜作为导体膜12,然后通过随后的热处理将非晶硅膜转变为多晶硅膜。导体膜12的膜厚被控制为70至120nm，这大于导体膜8的膜厚。
[0168]作为导体膜12,优选使用由于在其中引入诸如例如磷(P)或砷(As)的n型杂质或诸如硼(B)的p型杂质而具有低电阻率的导体膜。例如，优选将p型杂质引入外围电路区1B之上的导体膜12,并将n型杂质引入外围电路区1C之上的导体膜12。
[0169]接下来，如图11所示，从存储单元区1A去除导体膜12,而在外围电路区1D之上形成第四电容电极(图5中的步骤S14)。
[0170]在步骤S14中，首先，形成抗蚀剂膜PR4，其具有这样的图案:暴露存储单元区IA，覆盖外围电路区IB和1C，覆盖外围电路区域ID的要形成第四电容电极的部分，并暴露它的其他区域。
[0171]接下来，利用抗蚀剂膜PR4作为刻蚀掩膜，通过诸如例如干法刻蚀来刻蚀去除导体膜12。因此，如图11所示，导体膜12的已被留在存储单元区IA之上的部分被去除，并且绝缘膜9也被去除。在外围电路区ID之上，利用抗蚀剂膜PR4将导体膜12和绝缘膜9图案化，从而能够形成第四电容电极CE4和第三电容绝缘膜CZ3。然后，去除抗蚀剂膜PR4的已留在外围电路区IB和IC之上的部分。
[0172]接下来，如图12所示，在外围电路区IB和IC之上，图案化导体膜12(图5中的步骤S15)。
[0173]首先，在半导体衬底I的主表面之上形成抗蚀剂膜(未示出)。抗蚀剂膜具有这样的图案:覆盖存储单元区IA和外围电路区域ID，覆盖外围电路区IB的要形成栅电极GEH的区域，暴露它的其他部分，覆盖外围电路区IC的要形成栅电极GEL的区域，并暴露它的其他部分。
[0174]接下来，利用前述的抗蚀剂膜，通过各向异性干法刻蚀等刻蚀导体膜12以将其图案化。
[0175]从而，在存储单元区IB之上，形成了由导体膜12制成的栅电极GEH，并形成了由位于栅电极GEH和半导体衬底I的η型阱NWl之间的绝缘膜11制成的栅极绝缘膜GIH。在存储单元区IC之上，形成了由导体膜12制成的栅电极GEL，并形成了由位于栅电极GEL和半导体衬底I的P型阱PW2之间的绝缘膜10制成的栅极绝缘膜GIL。然后，去除前述的抗蚀剂膜。注意，第四电容电极CE4、栅电极GHl和栅电极GEL也可以以相同的步骤来图案化。
[0176]接下来，如图12所示，使用离子注入法等形成η—型半导体区14和ρ—型半导体区13(图5中的步骤S16)。在步骤S16中，使用控制栅电极CG、存储栅电极MG、栅电极GEL和隔离膜2作为掩膜，将诸如例如砷(As)或磷(P)的η型杂质引入到半导体衬底I的ρ型阱PWI和PW2和η型阱NW2。这样，形成了 η—型半导体区14。另外，使用栅电极GEH和隔离膜2作为掩模，将例如硼(B)作为ρ型杂质引入半导体衬底I的η型阱NW1。这样，形成了 ρ—型半导体区13。
[0177]此时，在存储单元区IA中，通过与存储栅电极MG和控制栅电极CG的各自的侧表面自对准，形成了η—型半导体区14。此外，在外围电路区IC中，通过与栅电极GEL的侧表面自对准，形成了 η—型半导体区14。此外，在外围电路区ID中，通过与隔离膜2自对准形成了 η—型半导体区14。另一方面，在外围电路区IB中，通过与栅电极GEH的侧表面自对准形成了 ρ—型半导体区13。
[0178]接下来，如图13所示，在控制栅电极CG的侧壁之上、在存储栅电极MG的侧壁之上、在栅电极GEH的侧壁之上、在栅电极GEL的侧壁之上、在第三电容电极CE3的侧壁之上、以及在第四电容电极CE4的侧壁之上，形成侧壁间隔物SW(图5中的步骤S17)。同时，也在第二电容电极CE2的侧壁之上形成侧壁间隔物SW，尽管未示出。
[0179]首先，在半导体衬底I的整个主表面之上形成用于侧壁间隔物的绝缘膜。通过例如各向异性蚀刻回刻所形成的绝缘膜。如此，在控制栅电极CG的侧壁之上、在存储栅电极MG的侧壁之上、在栅电极GEH的侧壁之上、在栅电极GEL的侧壁之上、在第三电容电极CE3的侧壁之上、以及在第四电容电极CE4的侧壁之上，绝缘膜被选择性地留下来形成侧壁间隔物SW。 每一个侧壁间隔物SW由诸如二氧化硅膜、氮化硅膜或其叠层膜的绝缘膜制成。
[0180]接下来，如图13所示，使用离子注入法等形成n+型半导体区17和p+型半导体区16 (图5中的步骤S18)。在步骤S18中，使用控制栅电极CG、存储栅电极MG、栅电极GEL、在其侧壁之上的侧壁间隔物SW和隔离膜2作为掩膜，将诸如例如砷(As)或磷(P)的n型杂质引入到半导体衬底1的P型阱PW1和PW2和n型阱NW2,从而形成n+型半导体区17。另一方面，使用栅电极 GEH、在其侧壁之上的侧壁间隔物SW和隔离膜2作为掩模，将例如硼(B)作为p型杂质引入半导体衬底1的n型讲NW1，从而形成p+型半导体区16。
[0181]此时，在存储单元区1A中，通过与存储栅电极MG和控制栅电极CG的各自的侧壁之上的侧壁间隔物SW自对准，形成了n+型半导体区17。此外，在外围电路区1C中，通过与栅电极GEL的两个侧壁之上的侧壁间隔物SW自对准，形成了 n+型半导体区17。此外，在外围电路区1B中，通过与栅电极GEH的两个侧壁之上的侧壁间隔物SW自对准，形成了 p+型半导体区16。此外，在外围电路区1D中，通过与隔离膜2自对准，在n型阱NW2中形成了n+型半导体区17。由于n+型半导体区17比rT型半导体区14形成的更深，因此在图13中，仅示出了n+型半导体区17。
[0182]从而，如图2所示，在存储单元区1A中，形成了包括控制晶体管CT和存储晶体管MT 的存储单元MC。也就是说，控制栅电极CG、栅极绝缘膜GI t、存储栅电极MG和栅极绝缘膜GIm 形成了作为非易失性存储器的存储单元MC。
[0183]此外，如图2所示，在外围电路区域1B中，形成了高击穿电压MISFET QH，而在外围电路区1C中，形成了低击穿电压MISFET QL。也就是说，栅电极GEH和栅极绝缘膜GIH用于形成高击穿电压MISFET QH，而栅极绝缘膜GEL和栅极绝缘膜GIL用于形成低击穿电压MISFET QL。在外围电路区ID之上，形成了第一、第二、第三电容器。第一电容器包括第一电容电极 CE1、第一电容绝缘膜CZ1和第二电容电极CE2。第二电容器包括第二电容电极CE2、第二电容绝缘膜CZ2和第三电容电极CE3。第三电容器包括第三电容电极CE3、第三电容绝缘膜CZ3和第四电容电极CE4。第一、第二和第三电容器被以堆叠的关系放置以形成堆叠的电容性元件 CS〇
[0184]接下来，如图2所示，形成金属硅化物层18和层间绝缘膜19(图5中的步骤S19)。
[0185]在步骤S19中，首先，如图2所示，形成金属硅化物层18。通过执行已知的硅化物工艺，如图2所示，在n+型半导体区17和p+型半导体区16之上形成各自的金属硅化物层18。
[0186]金属硅化物层18也形成在控制栅电极CG、存储栅电极MG、栅电极GEH、栅电极GEL、 第三电容电极CE3和第四电容电极CE4的各自的上表面之上。金属硅化物层18也形成在第二电容电极CE2的上表面之上，尽管未示出。金属硅化物层18可以是例如钴硅化物层、镍硅化物层或添加铂的镍硅化物层。
[0187]在步骤S19中，接下来，如图2所示，形成层间绝缘膜19。形成层间绝缘膜19以覆盖控制栅电极CG、栅极绝缘膜GIm、存储栅电极MG、栅电极GH1和GEL、第二电容电极CE2、第三电容电极CE3、第四电容电极CE4和侧壁间隔物SW。层间绝缘膜19由单层二氧化硅膜或包括氮化硅膜和二氧化硅膜的叠层膜等制成。在通过例如CVD法形成层间绝缘膜19后，通过例如 CMP(化学机械抛光)的方法对层间绝缘膜19的上表面进行平坦化。
[0188]接下来，如图2所示，形成插塞电极20以延伸穿过层间绝缘膜19(图5中的步骤S20)。首先，利用通过光刻形成在层间绝缘膜19之上的抗蚀剂膜(未示出)作为刻蚀掩模，干法蚀刻层间绝缘膜19以形成接触孔。接下来，在接触孔中形成导体膜后，通过CMP方法去除层间绝缘膜19之上的导体膜以在接触孔中形成插塞电极20。
[0189]在n+型半导体区17和ρ+型半导体区16之上形成接触孔和嵌入其中的插塞电极20。也在第三电容电极CE3之上和第四电容电极CE4之上形成插塞电极20。如图3A所示，也在第二电容电极CE2之上形成插塞电极20。
[0190]接下来，在图5中的步骤S21中，如图2所示，在层间绝缘膜9之上形成多个金属布线
21ο
[0191]〈实施例1的主要特征和效果〉
[0192]堆叠的电容性元件CS具有这样的结构，其中:第二电容电极CE2隔着第一电容绝缘膜CZl堆叠在由η型阱NW2(半导体区)制成的第一电容电极CEl之上，第三电容电极CE3隔着第二电容绝缘膜CZ2堆叠在第二电容电极CE2之上，并且第四电容电极CE4隔着第三电容绝缘膜CZ3堆叠在第三电容电极CE3之上。也就是说，第一、第二、第三和第四电容电极CEl、CE2、CE3和CE4在平面视图中具有彼此重叠的区域。每个电极在平面视图中与有源区AR41重叠。
[0193]第一电容电极CEl、第一电容绝缘膜CZl和第二电容电极CE2包括在第一电容器内。第二电容电极CE2、第二电容绝缘膜CZ2和第三电容电极CE3包括在第二电容器内。第三电容电极CE3、第三电容绝缘膜CZ3和第四电容电极CE4包括在第三电容器内。堆叠的电容性元件CS包括彼此并联地耦接的第一、第二和第三电容器。
[0194]因此，堆叠的电容性元件CS具有其中包括彼此重叠的多个电极的多个电容器彼此并联地耦接的配置。这可以改善单位面积的电容并形成小尺寸的大容量的电容性元件。
[0195]由于堆叠的电容性元件CS的电容电极和电容绝缘膜是使用包括在存储单元MC和MISFET(高击穿电压MISFET和低击穿电压MISFET两者)中的半导体区、导体膜和绝缘膜形成的，因此可以提供具有大电容的堆叠的电容性元件CS的半导体装置而不增加半导体装置的制造工艺步骤。
[0196]第二电容绝缘膜CZ2是用包括氮化硅膜的绝缘膜7形成的。这可以增加第二电容器的电容值。电容绝缘膜CZ3也可以包括氮化硅薄膜。这可以增加第三电容器的电容值。
[0197]第二电容绝缘膜CZ2是用包括二氧化硅膜和氮化硅膜的绝缘膜7形成的。这允许提供具有减小的泄露电流的堆叠的电容性元件。电容绝缘膜CZ3也包括氧化硅膜和氮化硅膜，因此达到相同的效果。
[0198](实施例2)
[0199]实施例2是实施例1的修改。在实施例2中，与在实施例1中相同的部分用相同的附图标记来标记。在实施例2中，在半导体衬底的主表面中形成的沟槽中，形成了第一和二电容电极的部分。存储单元MC、MISFET QH和MISFET QL的结构及其制造方法与实施例1中相同。因此，这里将给出在外围电路区ID中形成的堆叠的电容性元件的结构及其制造方法的描述。
[0200]〈半导体装置的结构〉
[0201]图14A是堆叠的电容性元件的主要部分平面视图。图14B是示出堆叠的电容性元件的电路配置的一个例子的说明性视图。图15A是沿图14A中的线X2-X2的堆叠的主要部分截面视图。图15B是沿图14A中的线Y1-Y1的主要部分截面视图。
[0202]如图14A所示，堆叠的电容性元件CS具有这样的结构，其中:在横向方向上具有长边的矩形的第一电容电极CE1、在垂直方向具有长边的矩形的第二电容电极CE2、在横向方向上具有长边的矩形的第三电容电极CE3、以及在横向方向上具有长边的矩形的第四电容电极CE4被堆叠。有源区AR43位于第一电容电极CE1的中心部分处。有源区AR42位置与有源区AR43分开。如上所述，有源区AR42用于向包括在第一电容电极CE1中的n型阱NW2供应期望的电位。有源区AR43和AR42的位置不限于上述的位置。第一、第二、第三和第四电容电极CE 1、CE2、CE3和CE4的形状也不限于矩形。[〇2〇3]在图14A的纸张中的X和Y方向上，有源区AR43被定位以完全覆盖第二电容电极 CE2。在有源区AR43内，形成了具有期望宽度的环形沟槽GV。环形沟槽GV包括在X方向上彼此平行延伸的两个沟槽GV和在Y方向上彼此平行延伸的两个沟槽GV，其彼此耦接。在以Y方向延伸的两个沟槽GV之间，形成了另一个沟槽GV以耦接在X方向延伸的两个沟槽GV。在图14A 中，沟槽GV的外形由虚线表示。
[0204]第二电容电极CE2仅形成在沟槽GV中，并且在图14A中在由彼此相邻的虚线包围的区域中。第三电容电极CE3位于第二电容电极CE2之上，以在X方向延伸并跨过在Y方向延伸的沟槽GV。第四电容电极CE4位于第三电容电极CE3之上，以在X方向延伸并跨过在Y方向延伸的沟槽GV。第四电容电极CE4在Y方向上比第三电容电极CE3宽以完全覆盖第三电容电极 CE3〇[〇2〇5]第二电容电极CE2具有在Y方向上与第三和第四电容电极CE3和CE4不重叠的突出部分。第三电容电极CE3具有在X方向上与有源区AR43以及第二和第四电容电极CE2和CE4不重叠的突出部分。第四电容电极CE4具有在X方向上与有源区AR43以及第二和第三电容电极 CE2和CE3不重叠的突出部分。[〇2〇6]图14B所示的电路配置与图3B所示的相同。[〇2〇7] 如图15A或15B所示，在外围电路区1D中，半导体装置具有有源区AR43和AR42以及隔离区IR。在有源区AR43和AR42以及隔离区IR之下，连续地形成了 n型阱NW2。在有源区AR43 中，形成了从半导体衬底1的主表面向内延伸的沟槽GV。沟槽GV由其侧壁和底面来限定。n型阱NW2被形成为比沟槽GV深以覆盖沟槽GV的侧壁并围绕沟槽GV。n型阱NW2形成了第一电容电极CE1。
[0208]在沟槽GV中，是隔着由绝缘膜3制成的第一电容绝缘膜CZ1形成由导体膜4制成的第二电容电极。在沟槽GV的侧壁和底面，形成了第一电容绝缘膜CZ1。在沟槽GV中，第二电容电极CE2被嵌入直至预定深度。然而，第二电容电极CE2的上端(上表面)在水平高度上比半导体衬底1的主表面低距离d。沿着沟槽GV的底表面和侧壁形成包括第一电容电极CE1、第一电容绝缘膜CZ1和第二电容电极CE2的第一电容器。因此，相比实施例1，第一电容器的电容值可被增大。
[0209]在沟槽GV中，由导体膜8制成的第三电容电极CE3隔着由绝缘膜7制成的第二电容绝缘膜CZ2在第二电容电极CE2之上延伸。在第二和第三电容电极CE2和CE3彼此面对的区域中，形成了包括第二电容电极CE2、第二电容绝缘膜CZ2和第三电容电极CE3的第二电容器。
[0210]导体膜8的膜厚被设置为例如小于导体膜4或12。因此，如图15A所示，在第三电容电极CE3的上表面，在与沟槽GV对应的位置处形成凹部。在第三电容电极CE3之上，形成了由绝缘膜9制成的第三电容绝缘膜CZ3和由导体膜12制成的第四电容电极CE4。在第三和第四电容电极CE3和CE4彼此面对的区域中，形成了包括第三电容电极CE3、第三电容绝缘膜CZ3和第四电容电极CE4的第三电容器。第四电容电极CE4还隔着第三电容绝缘膜CZ3形成在第三电容电极CE3的上表面中的凹部中。还通过利用凹部的侧壁，增加了第三电容器的电容值。如图15A和15B所示，第四电容电极CE4也隔着第三电容绝缘膜CZ3覆盖第三电容电极CE3的侧表面。
[0211]如图15B所示，形成在沟槽GV中的第二电容电极CE2通过嵌入在形成在层间绝缘膜19中的开口中的插塞电极20耦接到金属电极21。由于第二电容电极CE2具有水平高度比半导体衬底I的主表面低的上端(上表面)，因此其中形成耦接到第二电容电极CE2的插塞电极20的开口的深度可以设置为比在实施例1(图2)中的其中形成耦接到第一电容电极CEl的插塞电极20的开口的深度浅。由于开口的深度可以设置为更浅，因此开口的加工精度被提高，也提高了制造成品率。更具体地，在实施例2的情况下，开口的深度大约是第三电容电极CE3的膜厚、第四电容电极CE4的膜厚和在第四电容电极CE4之上的层间绝缘膜19的膜厚的总和。相比之下，在实施例1中，开口的深度大约是第二电容电极CE2的膜厚、第三电容电极CE3的膜厚、第四电容电极CE4的膜厚和在第四电容电极CE4之上的层间绝缘膜19的膜厚的总和。也就是说，在实施例2中，开口的深度可以被设置为比在实施例1中的开口的深度浅等同于第二电容电极CE2的膜厚的尺寸。注意，在实施例1中的最深的开口是其中形成耦接到第一电容电极CEl的插塞电极20的开口(这同样也适用于用于存储单元MC或MISFET QH或QL的源区或漏区的开口)。在实施例2中最深的开口是其中形成耦接到第一电容电极CEl的插塞电极20的开口。
[0212]〈半导体装置的制造方法〉
[0213]接下来，将使用图16至19描述实施例2中的半导体装置的制造方法。如上所述，在图16至19中，将只给出外围电路区ID的描述。图16A、17A、18A和19A是实施例2中的半导体装置在其制造工艺期间的主要部分截面视图，其对应于图15A。图16B、17B，18B是实施例2中的半导体装置的主要部分截面视图，其对应于图15B。
[0214]示出实施例2中的半导体装置的制造工艺的一部分的工艺流程与图4和5中的相同。注意，在实施例2中，在步骤S2和S3之间附加地设置了 “形成沟槽GV”的步骤S22。
[0215]以与实施例1中相同的方式执行步骤SI和S2。然而，在实施例2中，除了隔离沟槽夕卜，还在外围电路区ID中形成电容性元件形成沟槽。电容性元件形成沟槽的二维图案在图14A中通过虚线示出。也就是说，在步骤S2中，在形成隔离沟槽同时也形成了电容性元件形成沟槽，并且在隔离沟槽和电容性元件形成沟槽中，嵌入了由二氧化硅膜制成的绝缘膜。然后，如图16A和16B所示，选择性地去除电容性元件形成沟槽中的绝缘膜以形成沟槽GV。此时，隔离沟槽中的隔离膜2没有被去除而是被留下。
[0216]接下来，如图16A和16B所示，在外围电路区ID中，在有源区AR43和AR42中形成η型阱NW2。这个工艺步骤对应于图4中的步骤S3。!!型阱NW2形成在有源区AR43和AR42中，并且也形成在隔离膜2之下。η型阱NW2—体地形成在有源区AR43和AR42中。此外，η型阱NW2被形成为围绕沟槽GV的侧壁和底面。η型阱NW2作为第一电容电极CEl。
[0217]接下来，在执行完图4中的步骤S4后，执行步骤S5。如图17Α和17Β所示，在沟槽GV的底表面和侧壁以及半导体衬底I的顶表面之上，形成由绝缘膜3制成的第一电容绝缘膜CZl。接下来，在第一电容绝缘膜CZ1之上形成导体膜4,然后执行步骤S6。在外围电路区ID中，导体膜4仅留在沟槽GV中以形成第二电容电极CE2。
[0218]沟槽GV的宽度W1被设置为小于两倍的导体膜4的膜厚。因此，当沉积由多晶硅膜制成的导体膜4时，沟槽GV被其完全填充。第二电容电极CE2通过在步骤S6中的各向异性干法刻蚀来形成，使得其上端(上表面)在水平高度上比半导体衬底的主表面低距离d(>0)。也就是说，导体膜4仅保留在沟槽GV中。在实施例1中，在步骤S6中，在外围电路区1D之上设置抗蚀剂膜PR1。相比之下，在实施例2中，外围电路区1D未被抗蚀剂膜PR1覆盖，使得导体膜4暴露。
[0219]接下来，执行步骤S7和S8。以与实施例1相同的方式，在第二电容电极CE2之上沉积绝缘膜7和导体膜8。然后，如图18A和18B所示，在导体膜8之上，形成抗蚀剂膜PR2，抗蚀剂膜 PR2具有这样的图案:覆盖导体膜8的要形成第三电容电极CE3的部分，并暴露它的其他区域。用抗蚀剂膜PR2作为掩膜，对导体膜8进行图案化以形成第三电容电极CE3。然后，将绝缘膜7蚀刻成与第三电容电极CE3相同的图案，以形成第二电容绝缘膜CZ2。在沟槽GV中，第二电容电极CE2的上端在水平高度上比半导体衬底1的主表面低。因此，在沟槽GV之上，在第三电容电极CE3的顶表面中，形成了凹部。[〇22〇]接下来，执行步骤S9。然后，以与实施例1相同的方式，执行步骤S10以在半导体衬底1之上形成绝缘膜9。在外围电路区1D之上形成绝缘膜9以覆盖半导体衬底1的主表面和第三电容电极CE3。
[0221] 接下来，在执行步骤S10至S12后，执行步骤S13。在步骤S13中的形成导体膜12的步骤中，以与实施例1相同的方式，在外围电路区1D之上的绝缘膜9之上形成导体膜12。接下来，如图19A和19B所示，以与实施例1相同的方式，执行步骤S14以在外围电路区1D之上形成第四电容电极CE4和第三电容绝缘膜CZ3。这里，第三电容绝缘膜CZ3和第四电容电极CE4也形成在在第三电容电极CE3的顶表面中所形成的凹部中。
[0222]接下来，以与实施例1相同的方式，执行步骤S15至S21以完成图15A和15B所示的实施例2中的半导体装置。
[0223]〈实施例2的主要特征和效果〉
[0224]根据实施例2,沿着沟槽GV的底表面和侧壁形成堆叠的电容性元件CS的第二电容电极CE2。这可以增加第一电容器的电容值。
[0225]此外，第三电容电极CE3的顶面具有凹部，并且第三电容绝缘膜CZ3和第四电容电极CE4形成在凹部中。这可以增加第三电容器的电容值。
[0226]由于第二电容电极CE2形成在沟槽GV中，并且耦接到与第二电容电极CE2的插塞电极20形成在沟槽GV中，可以使得层间绝缘膜19中的其中设置插塞电极20的开口浅。这可以提尚开口的工艺精度，也提尚了制造成品率。
[0227](实施例3)
[0228]实施例3中的半导体装置是实施例2的修改。在实施例3中与实施例1中的相同的部分用相同的附图标记来标记。在实施例3中的堆叠的电容性元件中，沿着形成在半导体衬底的主表面中的沟槽的侧壁形成第一、第二和第三电容电极。存储单元MC以及MISFET QH和QL 的结构及其制造方法与实施例2中的相同(S卩，与实施例1中的相同)。因此，这里将给出在外围电路区1D中形成的堆叠的电容性元件的结构及其制造方法的描述。
[0229]〈半导体装置的结构〉
[0230]图20A是堆叠的电容性元件的主要部分平面视图。图20B是示出堆叠的电容性元件的电路配置的一个例子的说明性视图。图21A是沿图20A中的线X3-X3的堆叠的电容性元件的主要部分截面视图。图21B是沿图20A中的线Y2-Y2的堆叠的电容性元件的主要部分截面视图。图21C是沿图20A中的线Y3-Y3的堆叠的电容性元件的主要部分截面视图。
[0231]如图20A所示，堆叠的电容性元件CS具有这样的结构，其中:堆叠了在横向方向上具有长边的矩形的第一电容电极CE1、在垂直方向具有长边的矩形的第二电容电极CE2、在横向方向上具有长边的矩形的第三电容电极CE3、以及在横向方向上具有长边的矩形的第四电容电极CE4。有源区AR44位于第一电容电极CEl的中心部分处。有源区AR42位置与有源区AR44分开。如上所述，有源区AR42用于向被包括在第一电容电极CEl中的η型阱NW2供应期望电位。有源区AR44和AR42的位置不限于上述的位置。第一、第二、第三和第四电容电极CE
1、CE2、CE3和CE4的形状也不限于矩形。
[0232]在图20A的纸张中的X和Y方向上，第二电容电极CE2被设置为完全覆盖有源区AR44。在有源区AR44中，形成了具有期望宽度的环形沟槽GV。所述环形沟槽GV包括在X方向上彼此平行延伸的两个沟槽GV和在Y方向上彼此平行延伸的两个沟槽GV，其彼此耦接。在Y方向延伸的两个沟槽GV之间，形成了另一个沟槽GV以耦接在X方向延伸的两个沟槽GV。在图20A中，沟槽GV的外部形状由虚线表示。
[0233]第二电容电极CE2沿着沟槽GV的底表面和侧壁形成以延伸到在半导体衬底I的主表面之上。第三电容电极CE3位于第二电容电极CE2之上，以在X方向延伸并跨过在Y方向延伸的沟槽GV。第三电容电极CE3也沿着沟槽GV的底表面和侧壁而形成以延伸到半导体衬底I的主表面之上。第四电容电极CE4位于第三电容电极CE3之上并形成在沟槽GV中以具有沟槽GV的减小的图案。
[0234]第二电容电极CE2具有在Y方向上与第三和第四电容电极CE3和CE4不重叠的突出部分。第三电容电极CE3具有在X方向上与有源区AR44以及第二和第四电容电极CE2和CE4不重叠的突出部分。第四电容电极CE4具有在Y方向上与第三电容电极CE3不重叠的突出部分。
[0235]图20B所示的电路配置与图3B所示的相同。
[0236]如图21A、21B或21C所示，在外围电路区ID中，半导体装置具有有源区AR44和AR42以及隔离区IR。在有源区AR44和AR42以及隔离区IR之下，连续地形成了η型阱NW2。在有源区AR44中，形成了沟槽GV以从半导体衬底I的主表面向内延伸。沟槽GV由其侧壁和底表面来限定。η型阱NW2形成得比沟槽GV深以覆盖沟槽GV的侧壁并围绕沟槽GV。11型阱NW2被包括在第一电容电极CEl中。
[0237]如图21Α所示，在沟槽GV中，隔着由绝缘膜3制成的第一电容绝缘膜CZl形成由导体膜4制成的第二电容电极CE2。第二电容电极CE2沿着沟槽GV的侧壁和底表面而形成。在第二电容电极CE2和半导体衬底I之间，设置了第一电容绝缘膜CZ1。包括第一电容电极CE1、第一电容绝缘膜CZl和第二电容电极CE2的第一电容器沿着沟槽GV的底表面和侧壁而形成。
[0238]在沟槽GV中，隔着由绝缘膜7制成的第二电容绝缘膜CZ2形成由导体膜8制成的第三电容电极CE3。第三电容电极CE3沿着沟槽GV的侧壁和底表面而形成。在第三和第二电容电极CE3和CE2之间，设置了第二电容绝缘膜CZ2。包括第二电容电极CE2、第二电容绝缘膜CZ2和第三电容电极CE3的第二电容器沿着沟槽GV的底表面和侧壁而形成。
[0239]此外，在沟槽GV中，隔着由绝缘膜9制成的第三电容绝缘膜CZ3形成由导体膜12制成的第四电容电极CE4。第四电容电极CE4沿着沟槽GV的侧壁和底表面而形成。在第四和第三电容电极CE4和CE3之间，设置了第三电容绝缘膜CZ3。包括第三电容电极CE3、第三电容绝缘膜CZ3和第四电容电极CE4的第三电容器沿着沟槽GV的底表面和侧壁而形成。[〇24〇]通过使用沟槽GV的侧壁形成第一、第二和第三电容器，可以增加第一、第二和第三电容器的电容值。在实施例3中，沟槽GV在X方向上的宽度被形成为比在实施例2中的沟槽GV 的宽。
[0241]在图21A、21B和21C中，在第二、第三和第四电容电极CE2、CE3和CE4的侧壁之上，形成了侧壁间隔物SW。在半导体区17之上的第二、第三和第四电容电极CE2、CE3和CE4的各自的顶表面(上表面)和半导体区17之上，形成了金属硅化物层18。
[0242]为了允许导体膜4、8和12形成在沟槽GV中，图21A所示的沟槽GV的宽度比导体膜4 (第二电容电极CE2)和导体膜8 (第三电容电极CE3)各自的膜厚的总和的两倍大。此外，为了允许在沟槽GV中形成导体膜4(第二电容电极CE2)和导体膜8(第三电容电极CE3)后将导体膜12 (第四电容电极CE4)嵌入在沟槽GV中，沟槽GV的宽度被设置为比导体膜4 (第二电容电极CE2)、导体膜8(第三电容电极CE3)和导体膜12(第四电容电极CE4)各自的膜厚的总和的两倍小。
[0243]〈半导体装置的制造方法〉
[0244]接下来，将使用图22至25描述作为实施例3中的半导体装置的一部分的堆叠的电容性元件的制造方法。如上所述，在图22至25中，将只给出外围电路区1D的描述。图22A、 23A、24A和25A是实施例3中的堆叠的电容性元件在其制造工艺期间的主要部分截面视图， 其对应于图21A。图22B、23B、24B和25B是实施例3中的堆叠的电容性元件的主要部分截面视图，其对应于图21B。图22C、23C、24C和25C是实施例3中的堆叠的电容性元件的主要部分截面视图，其对应于图21C。
[0245]示出实施例3中的半导体装置的制造工艺的一部分的工艺流程与实施例2中的相同。
[0246]以与实施例2中相同的方式执行步骤S1和S2。注意，以与实施例2中相同的方式，除了隔离沟槽外，还在外围电路区1D中形成了电容性元件形成沟槽。电容性元件形成沟槽的二维图案在图20A中以虚线示出。也就是说，在与隔离沟槽形成的同时也形成了电容性元件形成沟槽，并且在电容性元件形成沟槽中，也嵌入了由二氧化硅膜制成的绝缘膜。然后，如图22A、22B和22C所示，选择性地去除电容性元件形成沟槽中的绝缘膜以形成沟槽GV。此时， 隔离沟槽中的隔离膜2没有被去除而是被留下。
[0247]接下来，如图22A、22B和22C所示，在外围电路区1D中，在有源区AR44和AR42中形成 n型阱NW2。这个步骤对应于图4中的步骤S3。!!型阱NW2形成在有源区AR44和AR42中，并且也形成在隔离膜2之下。n型阱NW2—体地形成在有源区AR44和AR42中。此外，n型阱NW2被形成为围绕沟槽GV的侧壁和底表面。n型阱NW2作为第一电容电极CE1。
[0248]接下来，在执行完图4中的步骤S4后，执行步骤S5。如23A、23B和23C所示，在沟槽GV 的底表面和侧壁以及半导体衬底1的顶表面之上，形成由绝缘膜3制成的第一电容绝缘膜 CZ1。接下来，在第一电容绝缘膜CZ1之上形成导体膜4,然后执行步骤S6。在外围电路区1D 中，导体膜4被留下沿着沟槽GV的底表面和侧壁以形成第二电容电极CE2。
[0249]沟槽GV的宽度W2被设置为大于两倍的导体膜4的膜厚。因此，当沉积由多晶硅膜制成的导体膜4时，沟槽GV未被填充。也就是说，导体膜4沿着沟槽GV的底表面和侧表面而形成。以与实施例1中相同的方式，在步骤S6中，提供与外围电路区ID的要形成第二电容电极CE2的区域对应的抗蚀剂膜PRl，然后将导体膜4图案化。
[0250]接下来，执行步骤S7和S8。以与实施例2中相同的方式，在第二电容电极CE2之上沉积绝缘膜7和导体膜8 ο然后，在导体膜8之上，形成抗蚀剂膜，其具有这样的图案:覆盖导体膜8的要形成第三电容电极CE3的部分并暴露它的其他区域(未示出)。用该抗蚀剂膜作为掩膜，将导体膜8图案化以形成第三电容电极CE3，如图24A、24B和24C所示。然后，将绝缘膜7蚀刻成与第三电容电极CE3相同的图案以形成第二电容绝缘膜CZ2。
[0251]由于沟槽GV的宽度W2足够大，因此第三电容电极CE3沿着沟槽GV的底表面和侧壁而形成。即使在第三电容电极CE3形成后，沟槽GV也不会被填充满。
[0252]接下来，执行步骤S9。然后，以与实施例2相同的方式，执行步骤SlO以在半导体衬底I之上形成绝缘膜9。在外围电路区ID之上形成绝缘膜9以覆盖半导体衬底I的主表面和第三电容电极CE3。
[0253]接下来，在执行步骤SlO至S12后，执行步骤S13。在步骤S13中形成导体膜12的步骤中，以与实施例2相同的方式，在外围电路区ID之上的绝缘膜9之上形成导体膜12。接下来，如图25A、25B和25C所示，执行步骤S14以在外围电路区ID之上形成第四电容电极CE4和第三电容绝缘膜CZ3。这里，第三电容绝缘膜CZ3和第四电容电极CE4形成在在沟槽GV中。
[0254]接下来，以与实施例2相同的方式，执行步骤S15至S21以完成图21A、21B和21C所示的实施例3中的半导体装置。
[0255]〈实施例3的主要特征和效果〉
[0256]根据实施例3，使用沟槽GV的侧壁不仅形成了第一电容器，而且形成了第二和第三电容器。这可以增加第二和第三电容器的电容值。
[0257]此外，通过在沟槽GV中不仅形成第一电容器而且形成第二和第三电容器，可以使得层间绝缘膜19中的开口更浅。这可以提高开口的工艺精度，也提高了制造成品率。
[0258]虽然这里已经根据实施例具体描述了由本发明人获得的本发明，但本发明并不限于前述的实施例。将理解，在本发明的范围内可以做出各种变化和修改而不脱离其精神。
[0259]下面被提供作为前述实施例的部分描述内容的附加描述。
[0260](项I)
[0261]提供了一种半导体装置的制造方法，所述半导体装置包括:形成在半导体衬底的主表面的第一区中的存储单元;形成在所述主表面的第二区中的第一 MISFET;和形成在所述主表面的第三区中的电容性元件。所述存储单元包括:隔着第一栅极绝缘膜形成在所述半导体衬底的主表面之上的控制栅电极，和隔着第二栅极绝缘膜形成在所述半导体衬底的主表面之上的存储栅电极。所述第二栅极绝缘膜具有电荷存储部，并且还被设置在控制栅电极和存储栅电极。所述第一 MISFET包括形成在所述半导体衬底的主表面之上的第一栅电极。所述电容性元件包括:形成在所述半导体衬底中的第一电容电极，形成在所述半导体衬底的主表面之上以在平面视图中与所述第一电容电极重叠的第二电容电极，形成在所述第二电容电极之上以在平面视图中与所述第二电容电极重叠的第三电容电极，形成在所述第三电容电极之上以在平面视图中与所述第三电容电极重叠的第四电容电极，设置在第一和第二电容电极之间的第一电容绝缘膜，设置在第二和第三电容电极之间的第二电容绝缘膜，和设置在第三和第四电容电极之间的第三电容绝缘膜。该方法包括以下步骤:(a)提供具有所述第一、第二和第三区的半导体衬底；(b)在所述半导体衬底的第三区中形成作为第一电容电极的第一半导体区；(c)在所述半导体衬底的顶表面的所述第三区之上形成第一绝缘膜以形成所述第一电容绝缘膜；(d)在所述半导体衬底的顶面的所述第一区之上形成第二绝缘膜以形成第一栅极绝缘膜；(e)在所述半导体衬底之上形成第一多晶硅膜，以在所述第一区之上的第一栅极绝缘膜之上形成控制栅电极，并在所述第三区之上的第一电容绝缘膜之上形成第二电容电极；(f)在所述半导体衬底之上形成第三绝缘膜以在所述半导体衬底的主表面的第一区之上和在所述第一区之上的控制栅电极的侧表面上形成第二栅极绝缘膜，并在所述第三区之上的第二电容电极之上形成第二电容绝缘膜；(g)在所述半导体衬底之上形成第二多晶硅膜以在所述第一区之上的第二栅极绝缘膜之上形成存储栅电极， 并在所述第三区之上的第二电容绝缘膜之上形成第三电容电极；(h)形成第四绝缘膜，以覆盖所述第一区之上的控制栅电极和存储栅电极，并覆盖所述第三区之上的第三电容电极， 并在所述第三区之上形成第三电容绝缘膜;和(i)在所述半导体衬底之上形成第三多晶硅膜，以在所述第二区之上形成第一栅电极，并在所述第三区之上的第三电容绝缘膜之上形成第四电容电极。
[0262](项 2)
[0263]在根据项1的半导体装置的制造方法中，所述第一绝缘膜具有比所述第二绝缘膜小的膜厚。
[0264](项3)
[0265]在根据项1的半导体装置的制造方法中，所述第三绝缘膜由叠层膜制成，所述叠层膜包括第一二氧化硅膜、形成在所述第一二氧化硅膜之上的第一氮化硅膜、和形成在所述第一氮化硅膜之上的第二氧化硅膜。
[0266](项 4)
[0267]在根据项1的半导体装置的制造方法中，所述第四绝缘膜包括第二氮化硅膜。
[0268](项5)
[0269]提供了一种半导体装置的制造方法，所述半导体装置包括:形成在半导体衬底的主表面的第一区中的存储单元;形成在所述主表面的第二区中的第一 MISFET;和形成在所述主表面的第三区中的电容性元件。所述存储单元包括:隔着第一栅极绝缘膜形成在所述半导体衬底的主表面之上的控制栅电极，和隔着第二栅极绝缘膜形成在所述半导体衬底的主表面之上的存储栅电极。所述第二栅极绝缘膜具有电荷存储部，并且还设置在所述控制栅电极和所述存储栅电极之间。所述第一 MISFET包括形成在所述半导体衬底的主表面之上的第一栅电极。所述电容性元件包括:形成在所述半导体衬底中的第一电容电极，形成在所述半导体衬底的主表面之上以在平面视图中与所述第一电容电极重叠的第二电容电极，形成在所述第二电容电极之上以在平面视图中与所述第二电容电极重叠的第三电容电极，形成在所述第三电容电极之上以在平面视图中与所述第三电容电极重叠的第四电容电极，设置在第一和第二电容电极之间的第一电容绝缘膜，设置在第二和第三电容电极之间的第二电容绝缘膜，和设置在第三和第四电容电极之间的第三电容绝缘膜。该方法包括以下步骤: (a)提供具有第一、第二和第三区的半导体衬底；(b)在所述半导体衬底的主表面的第一、第二和第三区中形成多个沟槽，在每个沟槽中形成隔离绝缘膜，和去除在所述第三区中的沟槽中的隔离绝缘膜从而暴露沟槽的侧壁；(C)在所述半导体衬底的第三区中形成作为第一电容电极的第一半导体区以使得沟槽被其所围绕；(d)在所述第三区中的沟槽的侧壁之上形成第一绝缘膜以形成第一电容绝缘膜；(e)在所述半导体衬底的顶表面的第一区之上形成第二绝缘膜，以形成第一栅极绝缘膜；(f)在所述半导体衬底之上形成第一多晶硅膜，以在所述第一区之上的第一栅极绝缘膜之上形成控制栅电极，并在所述第三区之上的第一电容绝缘膜之上形成第二电容电极；(g)在所述半导体衬底之上形成第三绝缘膜，以在所述半导体衬底的主表面的第一区之上和在所述第一区之上的控制栅电极的侧表面上形成第二栅极绝缘膜，并在所述第三区之上的第二电容电极之上形成第二电容绝缘膜；(h)在所述半导体衬底之上形成第二多晶硅膜，以在所述第一区之上的第二栅极绝缘膜之上形成存储栅电极，并在所述第三区之上的第二电容绝缘膜之上形成第三电容电极；(i)形成第四绝缘膜，以覆盖所述第一区之上的控制栅电极和存储栅电极，并覆盖所述第三区之上的第三电容电极，并在所述第三区之上形成第三电容绝缘膜;和(j)在所述半导体衬底之上形成第三多晶硅膜，以在所述第二区之上形成第一栅电极，并在所述第三区之上的第三电容绝缘膜之上形成第四电容电极。
[0270](项6)
[0271]在根据项5的半导体装置的制造方法中，每个沟槽具有比所述第一多晶硅膜的膜厚的两倍小的宽度。
[0272](项7)
[0273]在根据项6的半导体装置的制造方法中，所述第二电容电极具有在水平高度上比所述半导体衬底的主表面低的上端。
[0274](项8)
[0275]在根据项7的半导体装置的制造方法中，所述第三电容电极的上表面在与所述沟槽对应的位置处具有凹部。
[0276](项9)
[0277]在根据项8的半导体装置的制造方法中，所述第三电容绝缘膜和所述第四电容电极形成在所述凹部中。
[0278](项10)
[0279]在根据项9的半导体装置的制造方法中，所述第二多晶硅膜具有比所述第三多晶硅膜的膜厚小的膜厚。
[0280](项11)
[0281]根据项7的半导体装置的制造方法，还包括:(k)形成层间绝缘膜以覆盖所述第四电容电极；(I)在层间绝缘膜中形成开口使得开口到达所述第二电容电极；(m)在所述开口中形成插塞电极;和(η)在所述层间绝缘膜之上形成耦接到插塞电极的金属布线。
[0282](项12)
[0283]在根据项5的半导体装置的制造方法中，所述沟槽具有比所述第一多晶硅膜的膜厚和所述第二多晶硅薄膜的膜厚的总和的两倍大的宽度。
[0284](项13)
[0285]在根据项12的半导体装置的制造方法中，所述第二和第三电容电极沿着沟槽的侧壁形成。
[0286](项 14)
[0287]在根据项13的半导体装置的制造方法中，所述第四电容电极形成在所述沟槽中。
[0288](项15)
[0289]提供了一种半导体装置的制造方法，所述半导体装置包括:形成在半导体衬底中的第一电容电极;形成在所述半导体衬底的主表面之上以在平面视图中与所述第一电容电极重叠的第二电容电极;形成在所述第二电容电极之上以在平面视图中与所述第二电容电极重叠的第三电容电极;形成在所述第三电容电极之上以在平面视图中与所述第三电容电极重叠的第四电容电极;设置在第一和第二电容电极之间的第一电容绝缘膜;设置在第二和第三电容电极之间的第二电容绝缘膜;和设置在第三和第四电容电极之间的第三电容绝缘膜。该方法包括以下步骤:(a)提供半导体衬底；(b)在所述半导体衬底中形成作为所述第一电容电极的第一半导体区；(c)在所述半导体衬底的主表面之上形成第一绝缘膜以形成所述第一电容绝缘膜；(d)在所述半导体衬底之上形成第一多晶硅膜以在所述第一电容绝缘膜之上形成第二电容电极；(e)在所述半导体衬底之上形成第二绝缘膜以在所述第二电容电极之上形成第二电容绝缘膜；(f)在所述半导体衬底之上形成第二多晶硅膜以在所述第二电容绝缘膜之上形成第三电容电极；(g)在所述半导体衬底之上形成第三绝缘膜以在所述第三电容电极之上形成第三电容绝缘膜;和(h)在所述半导体衬底之上形成第三多晶硅膜以在所述第三电容绝缘膜之上形成第四电容电极。
[0290](项 16)
[0291]提供了一种半导体装置的制造方法，该半导体装置包括:形成在半导体衬底中的第一电容电极;形成在所述半导体衬底的之上以在平面视图中与所述第一电容电极重叠的第二电容电极;形成在所述第二电容电极之上以在平面视图中与所述第二电容电极重叠的第三电容电极;形成在所述第三电容电极之上以在平面视图中与所述第三电容电极重叠的第四电容电极;设置在第一和第二电容电极之间的第一电容绝缘膜;设置在第二和第三电容电极之间的第二电容绝缘膜;和设置在第三和第四电容电极之间的第三电容绝缘膜。该方法包括以下步骤:(a)提供半导体衬底；(b)在所述半导体衬底的主表面中形成具有侧壁的沟槽；(c)在所述半导体衬底中形成作为所述第一电容电极的第一半导体区使得所述沟槽被其所围绕；(d)在所述沟槽的侧壁上形成第一绝缘膜以形成所述第一电容绝缘膜；(e) 在所述半导体衬底之上形成第一多晶硅膜以在所述第一电容绝缘膜之上形成第二电容电极；(f)在所述半导体衬底之上形成第二绝缘膜以在所述第二电容电极之上形成第二电容绝缘膜；(g)在所述半导体衬底之上形成第二多晶硅膜以在所述第二电容绝缘膜之上形成第三电容电极；(h)在所述半导体衬底之上形成第三绝缘膜以在所述第三电容电极之上形成第三电容绝缘膜;和(i)在所述半导体衬底之上形成第三多晶硅膜以在所述第三电容绝缘膜之上形成第四电容电极。
[0292](项 17)
[0293]在根据项16的半导体装置的制造方法中，所述第二电容电极具有在水平高度上比半导体衬底的主表面低的上端。
[0294](项 18)
[0295]在根据项17的半导体装置的制造方法中，所述第三电容电极的上表面在与所述沟槽对应的位置处具有凹部，并且所述第三电容绝缘膜和所述第四电容电极形成在所述凹部中。
[0296](项19)
[0297]在根据项18的半导体装置的制造方法中，所述第二多晶硅膜具有比所述第三多晶硅膜的膜厚小的膜厚。
[0298](项20)
[0299]在根据项16的半导体装置的制造方法中，所述沟槽具有比所述第一多晶硅膜的膜厚和所述第二多晶硅薄膜的膜厚的总和的两倍大的宽度。
[0300](项21)
[0301]在根据项20的半导体装置的制造方法中，所述第二和第三电容电极沿着沟槽的侧壁形成。
[0302](项22)
[0303]在根据项21的半导体装置的制造方法中，所述第四电容电极形成在所述沟槽中。
【主权项】
1.一种半导体装置，包括: (a)具有主表面的半导体衬底； (b)由形成在所述半导体衬底中的半导体区所形成的第一电容电极； (C)形成在所述半导体衬底的主表面之上以在平面视图中与所述第一电容电极重叠的第一电容绝缘膜； (d)形成在所述第一电容绝缘膜之上的以在平面视图中与所述第一电容电极重叠的第二电容电极； (e)形成在所述第二电容电极之上以覆盖所述第二电容电极的第二电容绝缘膜； (f)形成在所述第二电容绝缘膜之上以在平面视图中与所述第二电容电极重叠的第三电容电极； (g)形成在所述第三电容电极之上以覆盖所述第三电容电极的第三电容绝缘膜;和 (h)形成在所述第三电容绝缘膜之上以在平面视图中与所述第三电容电极重叠的第四电容电极， 其中包括电容元件，在该电容元件中第一电位被施加到第一和第三电容电极中的每一个，并且与所述第一电位不同的第二电位被施加到第二和第四电容电极中的每一个。2.根据权利要求1的半导体装置， 其中所述第二电容绝缘膜由叠层膜制成，所述叠层膜包括第一二氧化硅膜、形成在所述第一二氧化硅膜之上的第一氮化硅膜、和形成在所述第一氮化硅膜之上的第二二氧化硅膜。3.根据权利要求1的半导体装置， 其中所述第三电容绝缘膜包括第二氮化硅膜。4.根据权利要求1的半导体装置， 其中所述第二电容电极具有第一上表面和第一侧表面，并且 其中所述第二电容绝缘膜和所述第三电容电极被形成为覆盖所述第一上表面和所述第一侧表面。5.根据权利要求1的半导体装置， 其中所述第三电容电极具有第二上表面和第二侧表面，并且 其中所述第三电容绝缘膜和所述第四电容电极被形成为覆盖所述第二上表面和所述第二侧表面。6.—种半导体装置，包括: (a)具有主表面和形成在所述主表面中的沟槽的半导体衬底； (b)由形成在所述半导体衬底中的半导体区所形成以围绕所述沟槽的第一电容电极； (C)形成在所述沟槽的侧壁之上的第一电容绝缘膜； (d)形成在所述第一电容绝缘膜之上以嵌入在所述沟槽中的第二电容电极； (e)形成在所述第二电容电极之上以覆盖所述第二电容电极的第二电容绝缘膜； (f)形成在所述第二电容绝缘膜之上以在平面视图中与所述第二电容电极重叠的第三电容电极； (g)形成在所述第三电容电极之上以覆盖所述第三电容电极的第三电容绝缘膜;和 (h)形成在所述第三电容绝缘膜之上以在平面视图中与所述第三电容电极重叠的第四电容电极，其中包括电容元件，在该电容元件中第一电位被施加到第一和第三电容电极中的每一 个，并且与所述第一电位不同的第二电位被施加到第二和第四电容电极中的每一个。7.根据权利要求6的半导体装置，其中所述沟槽具有比所述第二电容电极的膜厚的两倍小的宽度。8.根据权利要求7的半导体装置，其中所述第二电容电极具有在水平高度上比所述半导体衬底的主表面低的上端。9.根据权利要求8的半导体装置，所述第三电容电极的上表面在与所述沟槽对应的位置处具有凹部，并且 所述第三电容绝缘膜和所述第四电容电极形成在所述凹部中。10.根据权利要求9的半导体装置，其中第三电容电极具有比所述第四电容电极的膜厚小的膜厚。11.根据权利要求6的半导体装置，还包括:(i)覆盖所述第四电容电极并具有到达所述第二电容电极的第一开口的层间绝缘膜；(j)形成在所述在第一开口中的第一插塞电极;和(k)形成在所述层间绝缘膜之上并耦接到所述第一插塞电极的第一金属布线。12.根据权利要求11的半导体装置，其中在平面视图中所述第一插塞电极位于所述沟槽中。13.—种半导体装置，包括:(a)具有主表面和形成在所述主表面中的沟槽的半导体衬底；(b)由形成在所述半导体衬底中的半导体区所形成以围绕所述沟槽的第一电容电极；(c)形成在所述沟槽的侧壁之上的第一电容绝缘膜；(d)沿着所述沟槽的侧壁形成在所述第一电容绝缘膜之上的第二电容电极；(e)沿着所述沟槽的侧壁形成在所述第二电容电极之上的第二电容绝缘膜；(f)沿着所述沟槽的侧壁形成在所述第二电容绝缘膜之上的第三电容电极；(g)沿着所述沟槽的侧壁形成在所述第三电容电极之上的第三电容绝缘膜;和(h)形成在所述沟槽中在所述第三电容绝缘膜之上的第四电容电极，其中包括电容元件，在该电容元件中第一电位被施加到第一和第三电容电极中的每一 个，并且与所述第一电位不同的第二电位被施加到第二和第四电容电极中的每一个。14.根据权利要求13的半导体装置，其中所述沟槽具有比所述第二电容电极的膜厚和所述第三电容电极的膜厚的总和的 两倍大的宽度。15.根据权利要求14的半导体装置，其中所述沟槽具有比所述第二电容电极的膜厚、所述第三电容电极的膜厚、以及所述 第四电容电极的膜厚的总和的两倍小的宽度。
【文档编号】H01L27/115GK105938838SQ201610096881
【公开日】2016年9月14日
【申请日】2016年2月23日
【发明人】阿部智, 茶木原启, 梅田恭子, 川岛祥之, 齐藤健太郎
【申请人】瑞萨电子株式会社