半导体装置及其制造方法
【专利摘要】本公开的实施例提供半导体装置及其制造方法。半导体装置包括设置在基板上并配置为提供沟道区域的第二半导体图案，和设置在基板和第二半导体图案之间的第一半导体图案，其中第一半导体图案包括沟道区域和源/漏区域，沟道区域是第一半导体图案与第二半导体图案接触的部分，源/漏区域是第一半导体图案通过第二半导体图案所暴露的部分。
【专利说明】
半导体装置及其制造方法
技术领域
[0001]本公开涉及半导体装置及其制造方法，且更具体的，涉及包括薄膜晶体管(TFT)的半导体装置及其制造方法。
【背景技术】
[0002]由于自对准型薄膜晶体管(TFT)可最小化栅极和源/漏电极之间的重叠电容(overlap capacitance)且占用面积小，其被用于高密度显示。
[0003]简单描述制造TFT的方法，在基板上形成氧化物半导体层，且随后形成栅绝缘层和栅电极。在这种情况下，通过使用栅电极作为蚀刻掩模来蚀刻栅绝缘层。该蚀刻通常通过干法蚀刻工艺执行，干法蚀刻工艺会增加工艺成本。
[0004]通过掺杂工艺来增加载流子浓度，使通过蚀刻工艺暴露的氧化物半导体层的电阻降低，从而形成源/漏区域。掺杂工艺包括等离子体工艺，使用氮化物层(SiNx)的氢离子掺杂，以及通过沉积铝(Al)和铝(Al)的氧化物的掺杂剂扩散。因此，由于在后续的高温工艺中，掺杂工艺可能增加不稳定性，掺杂剂被扩散且由此产生寄生电容。
【发明内容】
[0005]本公开提供一种具有更高稳定性和更低工艺成本的半导体装置。
[0006]本公开还提供一种制造该半导体装置的方法。
[0007]由本公开执行的任务不限于上述任务，且本领域技术人员从下面的详细描述中能清晰地理解其它未提及的任务。
[0008]本发明构思的实施例提供一种半导体装置。该半导体装置包括基板;设置在基板上并配置为提供沟道区域的第二半导体图案;设置在基板和第二半导体图案之间的第一半导体图案，其中第一半导图案包括沟道区域和源/漏区域，沟道区域是第一半导体图案与第二半导体图案接触的部分，源/漏区域是第一半导体图案通过第二半导体图案暴露的部分；栅绝缘层，其邻接第二半导体图案和第一半导体图案中的至少一个；以及栅电极，与第一半导体图案和第二半导体图案分隔开，栅绝缘层在第一半导体图案及第二半导体图案与栅电极之间。
[0009]在本发明构思的实施例中，制造半导体装置的方法包括:在基板上形成栅电极;在栅电极上形成栅绝缘层;形成第一半导体图案，第一半导体图案覆盖栅绝缘层的一部分且包括源/漏区域和第一沟道区域；以及在第一半导体图案上形成第二半导体图案，第二半导体图案包括第二沟道区域，其中第二半导体图案面向栅电极。
[0010]在本发明构思的实施例中，制造半导体装置的方法包括:在基板上形成第一半导体图案以及第二薄膜，第一半导体图案包括源/漏区域和在源/漏区域之间的第一沟道区域;在第二薄膜上顺序地形成绝缘层和导电层；以及图案化导电层、绝缘层和第二薄膜，以在第一半导体图案的第一沟道区域上顺序地形成第二半导体图案、栅绝缘层和栅电极。
【附图说明】
[0011]包含附图以提供本发明构思的进一步的理解，且附图被并入本说明书中并构成说明书的一部分。附图示出本发明构思的示范性实施例，且与说明书一起用来解释本发明构思的原理。在附图中:
[0012]图1是根据本发明构思的一些实施例的半导体装置的截面图；
[0013]图2A-2E是根据本发明构思的一些实施例的制造半导体装置的方法的截面图；
[0014]图3是根据本发明构思的一些实施例的半导体装置的截面图；
[0015]图4A-4D是根据本发明构思的一些实施例的制造半导体装置的方法的截面图。
【具体实施方式】
[0016]通过下面的与附图相关的的示范实施例，将容易理解如上所述的本发明构思的目的、其它目的、特征和优点。然而，本发明构思并不限于本文所描述的实施例，而是还可具现为其它形式。更确切地说，提供本文所介绍的实施例，以便公开的内容可以是彻底和完整的，且本发明构思的精神可被完整地传达给本领域技术人员。当本公开提到一个元件在另一个元件上时，其意味着元件可直接形成在另一个元件上或在其之间可能有第三个元件。同样，为了技术内容的有效描述，附图中元件的厚度是夸大了的。
[0017]本公开的实施例是根据本发明构思的理想的、示范性的视图而描述，该视图是截面图和/或平面图。为了技术内容的有效描述，图中的层和区域的厚度是夸大了的。因此，示范性的视图的形式可基于制造工艺和/或公差而变化。因此，本公开的实施例并不限于示出的特定形式，并且还包括根据制造工艺产生的形式上的变化。例如，示出为矩形的蚀刻区域可为圆形或具有某一弧度的形状。因此，图中所示出的区域具有属性，且图中示出的区域的形状旨在示出元件的区域的特定形状，而不用于限制本发明构思的范围。尽管术语第一、第二、第三等在本公开的不同实施例中使用以描述不同元件，但是这些元件并不被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。本文所描述和示出的实施例还包括它们的互补实施例。
[0018]本文所使用的术语仅为了解释实施例，并不限制本发明构思。在本公开中，单数形式的术语也包括复数形式，除非另有说明。在本公开中使用的术语“包括”和/或“包含”并不排除一个或多个其它元件的存在或添加。
[0019]下面参考附图详细的描述各个实施例。
[0020]图1是根据本发明构思的一些实施例的半导体装置的截面图。
[0021]参考图1，半导体装置可包括基板100、栅电极110、栅绝缘层120、第一半导体图案130、第二半导体图案140和源/漏电极160S/D。
[0022]基板100可包括玻璃、塑料、纸(paper)、纤维和涂覆有绝缘层的金属箔中的至少一个。
[0023]栅电极110设置在基板100上且栅电极110可以包括铬(Cr)、铝(Al)、钼(Mo)、钽(Ta)、钛(Ti)或它们的合金。尽管没有详细的示出，但是栅电极110可以具有多层结构。
[0024]栅绝缘层120可覆盖栅电极110。栅绝缘层120可以包括S1x。
[0025]第一半导体图案130可覆盖栅绝缘层120的至少一部分。根据本发明构思的实施例，第一半导体图案130可包括源/漏区域130S/D和第一沟道区域130CN。第一沟道区域130CN可以提供在第一半导体图案130的中央部分处，且源/漏区域130S/D可以提供在第一沟道区域130CN的两个端部处。第一半导体图案130的源/漏区域130S/D与源/漏电极电接触，分别作为导体。第一半导体图案130可包括氧化物半导体。第一半导体图案130可包括选自例如In203、ZnSn0、InZnSnO、铝(Al)掺杂的InZnSnO、氧化铟锡(ITO)和氧化铟锌(IZO)构成的组中的至少一个。
[0026]第二半导体图案140可覆盖第一半导体图案130的第一沟道区域130CN。根据实施例，第二半导体图案140可设置于该第二半导体图案140面向第一半导体图案130的第一沟道区域130CN和栅绝缘层120下的栅电极110的位置。第二半导体图案140的宽度可与栅电极110的宽度实质上相同。第二半导体图案140可以被提供作为第二沟道区域。第一半导体图案130的第一沟道区域130CN和第二半导体图案140可彼此接触。第一沟道区域130CN和第二沟道可以被提供作为薄膜晶体管(TFT)的沟道。第二半导体图案140可包括氧化物半导体。第二半导体图案140可包括选自例如InGaZnO、铝(Al)掺杂的ZnSnO和Hf InZnO构成的组中的至少一个。
[0027]根据本发明构思的实施例，第一半导体图案130可由与源/漏电极160S/D接触的导体组成，且第二半导体图案140可以被提供在源/漏电极160S/D之间作为沟道区域。为此目的，第一半导体图案130的载流子浓度可高于第二半导体图案140的载流子浓度，且第一半导体图案可具有等于或大于约118Cnf3浓度。例如，在第一半导体图案130和第二半导体图案140包括ITO的情况下，可能调整第一半导体图案130和第二半导体图案140中材料之间的组成比来调整第一半导体图案130和第二半导体图案140中的载流子浓度。例如，可能增加第二半导体图案140中锡(Sn)的量，从而使其大于第一半导体图案130中锡(Sn)的量，或在形成第一半导体图案130的期间增加氧分压以调整载流子浓度。在包含上述相同材料的情况下，例如通过等离子体增强原子层沉积(PEALD)工艺来执行沉积，第一半导体图案130可使用水作为氧的前驱体(precursor)，而第二半导体图案140可采用氧等离子体或调整材料中元素的浓度，从而可能调整第一半导体图案130和第二半导体图案140中的载流子浓度。可替代地，可能采用不同材料形成第一半导体图案130和第二半导体图案140，以调整第一半导体图案130和第二半导体图案140中的载流子浓度。例如，第一半导体图案130可以由具有较多载流子的材料形成，而第二半导体图案140可以由具有较少载流子的材料形成。
[0028]当具有高浓度载流子的第一半导体图案130的第一沟道区域130CN与具有低浓度载流子的第二半导体图案140接触时，发生从第一半导体图案130的第一沟道区域130CN到第二半导体图案140的载流子传输，由此第一半导体图案130的第一沟道区域130CN可作为沟道。
[0029]第一半导体图案130和第二半导体图案140可以由对于湿法蚀刻使用的蚀刻剂具有不同蚀刻选择性的材料形成。例如，由于蚀刻剂，第二半导体图案140的蚀刻速率大于第一半导体图案130的蚀刻速率，且当第二半导体图案140被蚀刻时，第一半导体图案130可基本上不被蚀刻。
[0030]如上所述，由于第一半导体图案130不掺杂而第二半导体图案140具有掺杂剂，第一半导体图案130和第二半导体图案140中的材料被调整，以限定源/漏区域130S/D和沟道区域，可能防止由于掺杂剂的扩散造成的限制。
[0031]可提供覆盖第一半导体图案130和第二半导体图案140的层间绝缘层150。层间绝缘层150可包括S1x、SiNx和S1N中的至少一个。层间绝缘层150可包括暴露第一半导体图案130的源/漏区域130S/D的接触孔。
[0032]可提供源/漏电极160S/D来分别填充接触孔。源/漏电极160S/D可分别与第一半导体图案130的源/漏区域130S/D相接触。每个源/漏电极160S/D可包括铬(Cr)、铝(Al)、钼(Mo)、钽(Ta)、钛(Ti)或它们的合金中的至少一个。
[0033]图2A-2E是根据本发明构思的一些实施例的制造半导体装置的方法的截面图。
[0034]参考图2A，可能在基板100上形成并随后图案化第一导电层(未示出)以形成栅电极110。第一导电层可包括铬(Cr)、铝(Al)、钼(Mo)、钽(Ta)、钛(Ti)或它们的合金中的至少一个。在已经形成栅电极110的基板100上，可形成覆盖栅电极110的栅绝缘层。
[0035]栅绝缘层120可包括氧化硅。
[0036]参考图2B，可能在栅绝缘层120上顺序地形成第一半导体图案130和第二半导体图案 140。
[0037]根据一些实施例，可能在栅绝缘层120上形成第一半导体图案130。第一半导体图案130可包括具有第一浓度(例如，等于或大于约118Cnf3的浓度)的载流子。例如，第一半导体图案可包括选自111203、2113110、1112113110、铝(41)掺杂的1112113110、11'0和120构成的组中的至少一个。第一半导体图案130可覆盖栅绝缘层120下的栅电极110并延伸到栅电极110的两端。
[0038]可能在第一半导体图案130上形成第二薄膜135。第二薄膜135可包括具有低于第一浓度的第二浓度(例如，低于或等于约118Cnf3的浓度)的载流子。例如，该第二薄膜135可包括选自InGaZnO、铝(Al)掺杂的ZnSnO和Hf InZnO构成的组中的至少一个。
[0039]参考图2C和2D，可能在第二薄膜135上形成光刻胶层，并对光刻胶层朝向基板100的背面进行光刻工艺，在这种情况下，可能采用栅电极110作为光掩模，以在未被栅电极110覆盖的部分进行光刻来形成光刻胶图案PR。可能移除在栅电极110的两侧处的未被光刻胶图案PR覆盖的第二薄膜135，以在第二半导体图案面向栅电极110的位置形成第二半导体图案140。用于湿法蚀刻的蚀刻剂可基本上不蚀刻第一半导体图案130，且可包括具有蚀刻选择性的材料，其选择性的蚀刻暴露的第二薄膜135。
[0040]当具有高浓度载流子的第一半导体图案130的中央部分130CN与具有低浓度载流子的第二半导体图案140相接触时，发生从第一半导体图案130的中央区域130CN到第二半导体图案140的载流子传输，由此第一半导体图案130的中央区域130CN可作为沟道。第二半导体图案140可设置为接触第一半导体图案130的中央区域130CN。第二半导体图案140可作为第二沟道区域且可同中央区域130CN—起作为随后完成的TFT的沟道。
[0041]由于第二半导体图案140使用第二薄膜135作为光掩模，其可具有与栅电极110自对准的结构。
[0042]参考图2E，可能在第一半导体图案130和第二半导体图案140上形成层间绝缘层150。层间绝缘层150可包括氧化硅、氮化硅或氮氧化硅中的至少一个。
[0043]可能蚀刻层间绝缘层150以形成接触孔(未示出)，接触孔暴露第一半导体图案130的源/漏区域130S/D。
[0044]再回来参考图1，可能形成分别填充接触孔的源/漏电极160S/D。填充接触孔的第二导电层可形成在整个层间绝缘层150上，且随后可以图案化第二导电层，从而可以形成源/漏电极160S/D。源/漏电极160S/D可分别与第一半导体图案130的源/漏区域130S/D相接触。此外，源/漏电极160S/D可具有从层间绝缘层150突出的分别的结构。
[0045]相应地，可能完成包括第一半导体图案130、第二半导体图案140、栅绝缘层120、栅电极110和源/漏电极160S/D的TFT。
[0046]图3是根据本发明构思的一些实施例的半导体装置的截面图。
[0047]参考图3，半导体装置可包括基板200、栅绝缘图案260、第一半导体图案210、第二半导体图案270、栅电极250和源/漏电极290S/D。
[0048]基板200可包括玻璃、塑料、纸(paper)、纤维和涂覆有绝缘层的金属箔中的至少一个。
[0049]第一半导体图案210可覆盖基板200的一部分。第一半导体图案210可以包括提供在其中央部分处的第一沟道区域210CN，和提供在第一沟道区域210CN的两端处的源/漏区域210S/D。第一半导体图案210的源/漏区域210S/D与源/漏电极290S/D电接触，分别作为导体。第一半导体图案210可包括氧化物半导体。第一半导体图案210可包括选自例如Ιη203、ZnSnO、InZnSnO、铝(Al)掺杂的InZnSnO、氧化铟锡(ITO)、氧化铟锌(IZO)和铝(Al)掺杂的ZnO构成的组中的至少一个。
[0050]第二半导体图案270可覆盖第一半导体图案210的第一沟道区域210CN。第一半导体图案210的源/漏区域210S/D通过第二半导体图案270暴露。提供第二半导体图案270作为第二沟道区域。第二半导体图案270可包括氧化物半导体。第二半导体图案270可包括选自例如InGaZnO、铝(Al)掺杂的ZnSnO和Hf InZnO构成的组中的至少一个。
[0051 ]第二半导体图案270具有第一宽度WTl。第一半导体图案210可具有比第一宽度WTl宽的第二宽度WT2。
[0052]栅绝缘图案260和栅电极250可顺序地堆叠在第二半导体图案270上。栅绝缘图案260和栅电极250中的每一个可具有第一宽度WTl。由此，第一半导体图案210的源/漏区域210S/D可通过第二半导体图案270、栅绝缘图案260和栅电极250暴露。
[0053]层间绝缘层280覆盖第一半导体图案210、第二半导体图案270、栅绝缘图案和栅电极250，且可包括暴露第一半导体图案210的源/漏区域210S/D的上表面的接触孔。
[0054]可以提供源/漏电极290S/D以分别填充接触孔。源/漏电极290S/D可以分别与第一半导体图案210的源/漏区域210S/D相接触。
[0055]除上述元件之外的其它元件与图1中的元件类似，且因此省略不提。
[0056]图4A-4D是根据本发明构思的一些实施例的制造半导体装置的方法的截面图。
[0057]参考图4A，可能在基板200上形成第一半导体图案210。第一半导体图案210可包括具有第一浓度(例如，等于或大于约118Cnf3的浓度)的载流子。例如，第一半导体图案210可包括选自In203、ZnSn0、InZnSnO、铝(Al)掺杂的InZnSnO、ITO和IZO构成的组中的至少一个。
[0058]可能在第一半导体图案210上形成第二薄膜220。第二薄膜可包括具有第二浓度(例如，小于或等于约118Cnf3的浓度)的载流子。例如，第一薄膜可包括选自InGaZnO、铝(Al)掺杂的ZnSnO和Hf InZnO构成的组中的至少一个。
[0059]第一半导体图案210可包括源/漏区域210S/D和设置在源/漏区域210S/D之间的第一沟道区域210CN。
[0060]参考图4B，可能在第二薄膜220上顺序地形成栅绝缘层230和第一导电层240。栅绝缘层230可包括氧化硅。第一导电层240可包括铬(Cr)、铝(Al)、钼(Mo)、钽(Ta)、钛(Ti)或它们的合金中的至少一个。
[0061]参考图4C，在第一导电层240上形成光刻胶图案PR后，可能使用光刻胶图案PR作为蚀刻掩模来蚀刻第一导电层240、栅绝缘层230和第二薄膜220，以形成栅电极250、栅绝缘图案260和第二半导体图案270。栅电极250、栅绝缘图案和第二半导体图案270的宽度可基本上相同。可提供第二半导体图案270以与第一半导体图案210的第一沟道区域210CN相接触。可选择的，可移除光刻胶图案PR。
[0062]参考图4D，可能在其上形成有第一半导体图案210、第二半导体图案270、栅绝缘图案260和栅电极250的基板200上形成层间绝缘层280。
[0063]再回来参考图3，可能图案化层间绝缘层280以形成接触孔(未示出)，其暴露第一半导体图案210的源/漏区域210S/D。可能采用第二导电层填充接触孔，以形成分别电连接到源/漏区域210S/D的源/漏电极290S/D。
[0064]除上述元件之外的其它元件与图2A-2E中的元件类似，且因此省略不提。
[0065]根据本发明构思的实施例，沟道区域可具有基于第一半导体图案和第二半导体图案的多层结构，第一半导体图案由包括高密度载流子的薄膜形成，第二半导体图案由包括低密度载流子的薄膜形成。由于可能不通过掺杂剂的掺杂而提供具有源/漏区域的第一半导体图案，可能防止掺杂工艺中发生的问题。
[0066]此外，由于第一半导体图案和第二半导体图案包括具有蚀刻选择性的材料，可能使用湿法蚀刻来蚀刻第二半导体图案。
[0067]虽然参考附图描述了本发明构思的实施例，但是本领域技术人员应当理解，在不改变技术精神或实质特点的情况下，本发明构思也可采用其它特定方式实现。因此上文所描述的实施例应当理解在每个方面都是说明性的且非限制性的。
【主权项】
1.一种半导体装置，包括: 基板； 第二半导体图案，其设置在所述基板上且配置为提供沟道区域； 第一半导体图案，其设置在所述基板和所述第二半导体图案之间，其中所述第一半导体图案包括沟道区域和源/漏区域，所述沟道区域是与所述第二半导体图案接触的部分，所述源/漏区域是通过所述第二半导体图案暴露的部分； 栅绝缘层，其邻接所述第二半导体图案和所述第一半导体图案中的至少一个；以及栅电极，与所述第一半导体图案和所述第二半导体图案分隔开，所述栅绝缘层在所述第一半导体图案及所述第二半导体图案和所述栅电极之间。2.如权利要求1所述的半导体装置，其中所述栅电极与所述基板接触，且 所述栅绝缘层设置在所述栅电极和所述第一半导体图案之间。3.如权利要求1所述的半导体装置，其中所述第一半导体图案与所述基板接触，且 所述第二半导体图案、所述栅绝缘层和所述栅电极顺序地设置在所述第一半导体图案上。4.如权利要求1所述的半导体装置，其中所述第一半导体图案中的载流子具有第一浓度，且 所述第二半导体图案中的载流子具有低于所述第一浓度的第二浓度。5.如权利要求4所述的半导体装置，其中所述第一浓度等于或大于约118Cnf3，且 所述第二浓度小于或等于约118CHf3。6.如权利要求1所述的半导体装置，其中所述第二半导体图案包括选自InGaZnO、铝掺杂的ZnSnO和Hf InZnO构成的组中的至少一个。7.如权利要求1所述的半导体装置，其中所述第一半导体图案包括选自In203、ZnSn0、InZnSnO、铝掺杂的InZnSnO、氧化铟锡、氧化铟锌和铝掺杂的ZnO构成的组中的至少一个。8.如权利要求1所述的半导体装置，还包括分别与所述源/漏区域接触的源/漏电极。9.一种制造半导体装置的方法，所述方法包括: 在基板上形成栅电极； 在所述栅电极上形成栅绝缘层； 形成第一半导体图案，所述第一半导体图案覆盖所述栅绝缘层的一部分，且包括源/漏区域和第一沟道区域;以及 在所述第一半导体图案上形成第二半导体图案，所述第二半导体图案包括第二沟道区域，其中所述第二半导体图案对应所述栅电极。10.如权利要求9所述的方法，其中形成所述第二半导体图案包括: 在其上形成有所述第一半导体图案的所述栅绝缘层上形成第二薄膜和光刻胶层；朝向所述基板的背面对通过所述栅电极暴露的光刻胶层执行光刻工艺，使用所述栅电极作为光掩模，形成光刻胶图案；以及 使用所述光刻胶图案作为蚀刻掩模，湿法蚀刻所述第二薄膜。11.如权利要求10所述的方法，其中当蚀刻所述第二薄膜时，所述第一半导体图案不被蚀刻。12.如权利要求9所述的方法，其中所述第一半导体图案中的载流子具有第一浓度，且 所述第二半导体图案中的载流子具有低于所述第一浓度的第二浓度。13.如权利要求12所述的方法，其中所述第一浓度等于或大于约1018cm—3，且 所述第二浓度小于或等于约118Cnf3。14.如权利要求9所述的方法，其中所述第一半导体图案包括选自In2O3、ZnSnO、InZnSnO、铝掺杂的InZnSnO、氧化铟锡、氧化铟锌和铝掺杂的ZnO构成的组中的至少一个。15.如权利要求9所述的方法，其中所述第二半导体图案包括选自InGaZnO、铝掺杂的ZnSnO和Hf InZnO构成的组中的至少一个。16.如权利要求9所述的方法，还包括形成分别电连接至所述源/漏区域的源/漏电极。17.—种制造半导体装置的方法，所述方法包括: 在基板上形成包括源/漏区域和所述源/漏区域之间的沟道区域的第一半导体图案，以及第二薄膜； 在所述第二薄膜上顺序地形成绝缘层和导电层；以及 图案化所述导电层、所述绝缘层和所述第二薄膜，以在所述第一半导体图案的所述第一沟道区域上顺序地形成第二半导体图案、栅绝缘图案和栅电极。18.如权利要求17所述的方法，其中所述第一半导体图案中的载流子具有第一浓度，且 所述第二半导体图案中的载流子具有低于所述第一浓度的第二浓度。19.如权利要求18所述的方法，其中所述第一浓度等于或大于约1018cm—3，且 所述第二浓度小于或等于约118Cnf3。20.如权利要求17所述的方法，其中所述第一半导体图案包括选自In2O3、ZnSnO、InZnSnO、铝掺杂的InZnSnO、氧化铟锡、氧化铟锌和铝掺杂的ZnO构成的组中的至少一个，且第二半导体图案包括选自InGaZnO、铝掺杂的ZnSnO和Hf InZnO构成的组中的至少一个。
【文档编号】H01L21/336GK105932065SQ201610281637
【公开日】2016年9月7日
【申请日】2016年2月15日
【发明人】朴相姬, 黄治善, 柳民基, 皮在恩, 高宗范, 廉惠仁
【申请人】韩国电子通信研究院, 韩国科学技术院