无轻掺杂漏极的半导体结构及其制造方法
【专利摘要】本发明提供一种无LDD的半导体结构，其包括：半导体层；栅极，位于半导体层上方；以及再生长区域，由半导体材料制成且位于半导体层中。再生长区域形成无LDD的半导体结构的源极区域或漏极区域。栅极包括通过栅极间隔件侧面覆盖的栅电极层。再生长区域朝向栅极间隔件下方的区域延伸并接近沿着栅极间隔件与栅电极层的接合处延伸的平面。本发明还提供了一种用于制造无LDD的半导体结构的方法。该方法包括：在半导体层上方形成栅极；去除半导体层的一部分并获得凹槽；以及在凹槽上方形成再生长区域。
【专利说明】
无轻掺杂漏极的半导体结构及其制造方法
技术领域
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及半导体结构及其形成方法。
【背景技术】
[0002]半导体器件用于多种电子应用中，诸如个人计算机、移动电话、数码相机和其他的电子设备。通常通过以下步骤制造半导体器件:在半导体衬底上方顺序地沉积绝缘层或介电层、导电层和半导体材料层；并且使用光刻来图案化该多种材料层，以在该多种材料层上形成电路部件和元件。
[0003]半导体技术中最近开发的多栅极场效应晶体管(MuGFET)通常是单个器件中包含多个栅极的金属氧化物半导体FET(MOSFET)。可以通过单个栅电极或独立的栅电极来控制多个栅极，其中多个栅极表面电子上可以作为单个栅极。一种类型的MuGFET被称为FinFET,该FinFET是一种具有鳍状半导体沟道的晶体管结构，该鳍状半导体沟道垂直地凸起到集成电路的半导体表面之外。
[0004]FinFET是半导体器件中相对较新的技术。就减小寄生电阻而言，本领域迫切需要改进的设计方法、制造方法和结构，以提升FinFET的沟道迀移率。
【发明内容】
[0005]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种无轻掺杂漏极(无LDD)的半导体结构，包括:半导体层；栅极，位于所述半导体层上方；以及再生长区域，由半导体材料制成且位于所述半导体层中，并且所述再生长区域形成了所述无LDD的半导体结构的源极区域或漏极区域；其中，所述栅极包括通过栅极间隔件侧面覆盖的栅电极层，并且所述再生长区域朝向所述栅极间隔件下方的区域延伸并接近沿着所述栅极间隔件与所述栅电极层的接合处延伸的平面。
[0006]在该无LDD的半导体结构中，所述再生长区域包括第一再生长区域和第二再生长区域，并且所述第一再生长区域部分地围绕所述第二再生长区域。
[0007]在该无LDD的半导体结构中，所述第一再生长区域包括掺磷的碳化硅。
[0008]在该无LDD的半导体结构中，所述第二再生长区域包括掺磷的硅。
[0009]在该无LDD的半导体结构中，所述第二再生长区域包括掺磷的碳化硅。
[0010]在该无LDD的半导体结构中，所述再生长区域还包括第三再生长区域，并且所述第二再生长区域至少部分地围绕所述第三再生长区域。
[0011]在该无LDD的半导体结构中，所述第三再生长区域包括掺磷的硅。
[0012]在该无LDD的半导体结构中，所述再生长区域所提供的接近值为大约7nm至大约-1nm0
[0013]在该无LDD的半导体结构中，所述第一再生长区域所具有的磷掺杂剂浓度为大约lE19atoms/cm3至大约 3E20atoms/cm3。
[0014]在该无LDD的半导体结构中，所述第一再生长区域所具有的替位式碳掺杂剂浓度为大约1%至大约4%。
[0015]在该无LDD的半导体结构中，所述第二再生长区域所具有的磷掺杂剂浓度为大约lE20atoms/cm3至大约 2E20atoms/cm3。
[0016]在该无LDD的半导体结构中，所述第二再生长区域所具有的替位式碳掺杂剂浓度为大约1.2%至大约2.5%。
[0017]在该无LDD的半导体结构中，所述第三再生长区域所具有的磷掺杂剂浓度为大约2E21atoms/cm3至大约 5E21atoms/cm3。
[0018]根据本发明的另一方面，提供了一种无轻掺杂漏极(无LDD)的半导体结构，包括:半导体鳍；栅极，位于所述半导体鳍上方；以及再生长区域，由半导体材料制成并且位于所述半导体鳍中，并且所述再生长区域形成了所述无LDD的半导体结构的源极区域或漏极区域；其中，所述无LDD的半导体结构是FinFET，所述栅极包括通过栅极间隔件侧面覆盖的栅电极层，并且所述再生长区域朝向所述栅极间隔件下方的区域延伸并接近沿着所述栅极间隔件与所述栅电极层的接合处延伸的平面。
[0019]在该无LDD的半导体结构中，所述再生长区域包括第一再生长区域和第二再生长区域，并且所述第一再生长区域部分地围绕所述第二再生长区域。
[0020]在该无LDD的半导体结构中，所述第二再生长区域中的磷浓度大于所述第一再生长区域中的磷浓度。
[0021]在该无LDD的半导体结构中，所述第一再生长区域中的碳浓度大于所述第二再生长区域中的碳浓度。
[0022]根据本发明的又一方面，提供了一种用于制造无轻掺杂漏极(无LDD)的半导体结构的方法，包括:在半导体层上方形成栅极；去除所述半导体层的一部分并获得凹槽；以及在所述凹槽上方形成再生长区域；其中，所述栅极包括通过栅极间隔件侧面覆盖的栅电极层，并且所述再生长区域朝向所述栅极间隔件下方的区域延伸并接近沿着所述栅极间隔件与所述栅电极层的接合处延伸的平面。
[0023]在该方法中，在所述凹槽上方形成所述再生长区域包括:在所述凹槽中形成第一再生长区域；以及在所述第一再生长区域上方形成第二再生长区域；其中，所述第一再生长区域部分地围绕所述第二再生长区域。
[0024]在该方法中，所述无LDD的半导体结构是FinFET，并且所述半导体层是半导体鳍。
【附图说明】
[0025]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0026]图1是不使用传统的LDD工艺的NMOS FinFET的透视图。
[0027]图2是根据本发明的示例性实施例的制造无LDD的半导体结构的方法的操作流程图。
[0028]图3是根据本发明的实施例的由FinFET制造的具有凹槽的NMOSFinFET的透视图。
[0029]图4是沿着图3的线3-3所截取的NMOS FinFET的截面图。
[0030]图5是图4的虚线框“402a”的局部放大的截面图。
[0031]图6是图4的虚线框“402a”的另一局部放大的截面图。
[0032]图7是根据本发明的实施例的具有再生长区域的NMOS FinFET的透视图。
[0033]图8至图10是示出形成再生长区域的操作流程的截面图。
[0034]图11是沿着图7的线7-7所截取的截面图。
【具体实施方式】
[0035]以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，也可以包括附加部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0036]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
[0037]尽管阐述本发明的广泛范围的数值范围和参数是近似值，但是尽可能精确地报告特定实例中所阐述的数值。然而，任何数值本身都包含由于各自的测量方法中的标准差而必然产生的某些误差。而且，本文所使用的词语“大约”通常表示在给定数值(10%、5%、1%或0.5%)或给定范围内。可选地，在本领域的普通技术人员看来，术语“大约”表示在可以接受的均值的标准误差内。除了在操作/工作实例中，或者除非明确指出，否则应该理解，通过术语“大约”修改所有示例中的所有的数值范围、数量、值和百分比(诸如用于本文所公开的材料的数量、持续时间、温度、操作条件、比率大小等)。因此，除非相反地指出，否则本发明和附加的权利要求中所阐述的数值参数是可以根据需要改变的近似值。至少应该根据所报告的有效数字的位数，以及通过应用一般的四舍五入方法来解释每一个数值参数。本文中的范围可以被表示为从一个端点到另一个端点或介于两个端点之间。除非另有指定，否则本文所公开的所有范围均包括端点。
[0038]因为诸如FinFET的非平面器件本身的复杂性，所以在制造平面晶体管中所使用的一些方法不能用于制造非平面器件。例如，FinFET器件的轻掺杂源极和漏极(LDD)会导致FinFET器件的形成工艺的技术难题。为了减小源极和漏极电阻，小器件需要高源极和漏极掺杂剂浓度。然而，尤其在LDD区域中的高掺杂剂浓度会导致短沟道效应(SCE)。减小源极和漏极电阻的其他方法包括使LDD区域向FinFET器件的栅极延伸，然而严重的阴影效应限制了 LDD掺杂剂到达FinFET器件的栅极下面的期望部分。而且，也难以将应用于平面NMOS器件中的传统的应力记忆技术(SMT)重复用在非平面器件上，以用于增大穿过沟道的电荷迀移率。
[0039]本发明公开了无轻掺杂漏极(无LDD)的半导体结构和相关方法。本发明的范围主要包括:用通过再生长操作所获得的新型外延结构的预定方法来代替传统的LDD制造工艺，以从根本上缓解上面提到的所有问题，而没有引入另外的边缘效应。如下将描述更多的具体细节。
[0040]图1是不具有传统的LDD区域的NMOS FinFET 100的透视图。FinFETlOO包括衬底101。衬底101可以是块状硅衬底。可选地，衬底101可以由包括以下材料:元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底101还包括绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆键合和/或其他合适的方法制造SOI衬底。
[0041]—些示例性衬底101包括绝缘体层。绝缘体层包括以下任何合适的材料，包括氧化硅、蓝宝石、其他合适的绝缘材料和/或它们的组合。示例性绝缘体层可以是掩埋氧化物层(BOX)。通过任何合适的工艺形成绝缘体，诸如注入(如，snrox)、氧化、沉积和/或其他合适的工艺。在一些示例性FinFET中，绝缘体层是绝缘体上娃衬底的组件(如，层)。
[0042]根据本领域中已知的设计需要，衬底101可以包括多个掺杂区域(如，P型阱或η型阱)。掺杂区域掺杂有Φ型掺杂剂，诸如硼或BF2;n型掺杂剂，诸如磷或砷；或它们的组合。掺杂区域可以以P阱结构、N阱结构、双阱结构或使用凸起结构的方式直接形成在衬底101。半导体衬底101还可以包括多个有源区域，诸如配置为用于N型金属氧化物半导体晶体管器件的区域和配置为用于P型金属氧化物半导体晶体管器件的区域。
[0043]半导体鳍结构103形成在衬底101上。沿着X方向布置半导体鳍103。通过任何合适的工艺形成鳍结构103，包括多种沉积、光刻和/或蚀刻工艺。示例性光刻工艺包括:形成覆盖衬底(如，在硅层上)的光刻胶层(抗蚀剂)，将抗蚀剂曝光为图案，执行曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩蔽(masking)元件。然后，掩蔽元件用于在硅层中蚀刻鳍结构。使用反应离子蚀刻(RIE)工艺和/或其他合适的工艺来蚀刻未被掩蔽元件保护的区域。在实例中，通过图案化和蚀刻部分硅衬底101来形成半导体鳍103。
[0044]在另一个实例中，通过图案化和蚀刻沉积为覆盖绝缘体层的硅层(例如，SOI衬底的绝缘体上硅堆叠件的上部硅层)来形成鳍结构103。作为传统的光刻的可选方式，可以通过双重图案化光刻(DPL)工艺来形成鳍结构103。DPL是通过将图案划分为两个交错的图案而在衬底上构建图案的方法。DPL允许更大的部件(如，鳍)密度。多种DPL方法包括:双重曝光(如，使用两个掩模组)；形成邻近部件的间隔件，并且去除部件以提供间隔件的图案；抗蚀剂凝固(resist freezing);和/或其他合适的工艺。应该理解，可以用相似的方式形成多个平行的鳍结构。
[0045]用于形成鳍结构103的合适材料包括硅和硅锗。在一些实施例中，鳍结构103包括设置在鳍上的覆盖层，诸如硅覆盖层。鳍结构103还可以包括多个掺杂区域。例如，多个掺杂区域可以包括轻掺杂源极/漏极(LDD)区域和源极/漏极(S/D)区域(也被称为重掺杂S/D区域)。执行注入工艺(即，结注入)，以形成S/D区域。注入工艺使用任何合适的掺杂物。掺杂物可以依赖于正在制造的器件的类型，诸如NMOS或PMOS器件。例如，S/D区域掺杂有Φ型掺杂剂，诸如硼或BF2;n型掺杂剂，诸如磷或砷；和/或它们的组合。S/D区域可以包括多种掺杂轮廓。可以执行一次或多次退火工艺，以激活S/D区域。退火工艺包括快速热退火(RTA)和/或激光退火工艺。
[0046]示例性隔离区域102形成在衬底101上，以隔离衬底101的有源区域。隔离区域102使用诸如浅沟槽隔离(STI)的隔离方法，以限定且电隔离各个区域。隔离区域102包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。通过任何合适的工艺形成隔离区域102。作为一个实例，STI的形成包括:光刻工艺；在衬底中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)；以及用一种或多种介电材料填充(例如，通过使用化学汽相沉积工艺)沟槽。与在本实施例中一样，沟槽可以被部分填充，其中，保持在沟槽之间的衬底形成鳍结构。在一些实例中，被填充的沟槽可以具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬层。
[0047]一个或多个栅极结构110以正交的方式(即，沿着Y方向)形成在衬底101和鳍结构103的一部分的上方。栅极结构110可以包括栅极堆叠件并且可以包括密封层和其他合适的结构。栅极堆叠件具有界面层111、栅极介电层112、栅电极层114和硬掩模层116。应该理解，栅极堆叠件可以包括附加层，诸如覆盖层、扩散/阻挡层、介电层、导电层、其他合适的层和/或它们的组合。栅极结构110的界面层111形成在衬底101和鳍结构103上方。通过任何合适的工艺将界面层111形成为任何合适的厚度。示例性界面层111包括氧化硅(如，热氧化物或化学氧化物)和/或氮氧化硅(S1N)。
[0048]通过任何合适的工艺在界面层111上方形成栅极介电层112。栅极介电层112可以由介电材料组成，诸如氧化娃、氮化娃、氮氧化娃、高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括Hf02、HfS1, HfS1N, HfTaO, HfT1, HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。
[0049]通过任何合适的工艺在栅极介电层112上方形成栅电极层114。栅电极层114包括任何合适的材料，诸如多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN, TaCN, TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
[0050]通过任何合适的工艺在栅电极层114上方形成硬掩模材料116。硬掩模层116可以由任何合适的材料组成，例如，氮化硅、S1N, SiC, S1C、旋涂玻璃(SOG)、低k薄膜、正硅酸乙酯(TEOS)、等离子体增强CVD氧化物(PE-氧化物)、高纵横比工艺(HARP)形成的氧化物和/或其他合适的材料。
[0051]通过任何合适的工艺或多个工艺形成栅极结构110的栅极堆叠件。例如，可以通过包括沉积、光刻图案化和蚀刻工艺的工序形成栅极堆叠件。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机物CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强的CVD (PECVD)、镀敷、其他合适的方法和/或它们的组合。光刻图案化工艺包括光刻胶涂覆(如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(如，硬烘)、其他合适的工艺和/或它们的组合。可选地，实施光刻曝光工艺或由诸如无掩模光刻、电子束写入和离子束写入的其他适当的方法代替该光刻曝光工艺。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他的蚀刻方法(如，反应离子蚀刻)。
[0052]栅极结构110还可以包括栅极间隔件118。位于栅极堆叠件的每一侧上(栅极堆叠件的侧壁上)的栅极间隔件118可以包括介电材料，诸如氮化硅、碳化硅、氮氧化硅、其他合适的材料和/或它们的组合。在一些实施例中，栅极间隔件118用于偏移随后形成的掺杂区域，诸如源极/漏极区域。栅极间隔件118还可以用于设计或改变源极/漏极区域(结)轮廓。
[0053]此外，与常规的平面或非平面MOS器件不同，所制造的NMOS FinFET 100不具有形成在源极/漏极区域与栅极之间的LDD结构。具体地，使用外延结构来保持传统的LDD设计的优点但是排除了缺点。通过介绍制造方法，如下将阐述相比于传统的LDD结构通过无LDD的结构所得到的益处。
[0054]图2是根据本发明的示例性实施例制造无LDD的半导体结构的方法的操作流程图。根据步骤202，首先，在图1所示的且如先前段落所述的半导体层(即，半导体鳍103)上方形成栅极结构110。步骤202被视为本发明的前导基础(lead foundat1n)。接下来，根据流程图的步骤204去除半导体鳍103的一部分，以得到凹槽区域。
[0055]图3是根据本发明的实施例的由FinFET 100制造的具有凹槽302的NMOS FinFET300的透视图。可以从半导体鳍103、隔离区域102或衬底101去除任何合适的数量的材料。然而，可以通过控制蚀刻条件来调整凹槽302被去除的量，即，可以通过在多种蚀刻条件下应用不同的蚀刻剂来控制凹槽302的深度。在图3所示的实施例中，通过去除半导体鳍103的预定部分来获得凹槽302。关于X方向的方位，凹槽302从金属栅极110的栅极间隔件118朝向远离金属栅极110的方向延伸预定长度。通常情况下，根据实际设计考虑和所采用的制造工艺，基于源极/漏极区域的尺寸确定该长度，而该长度并不是限制本发明。关于Y方向的方位，凹槽302可以仅包括FinFET 103，或可选地，凹槽302还可以延伸为包括隔离区域102的一部分。关于Z方向的方位，凹槽302可以延伸至衬底101。
[0056]图4是沿着图3的线3-3所截取的NMOS FinFET 300的截面图。这样，为了清楚的目的，可以明确地示出将要讨论的元件。图4中标注出了鳍103的高度Hl ;此外，FinFET300的沟道的高度H2表示从隔离区域102的顶面伸出的高度，以及鳍103的剩余部分的高度H3位于隔离区域102的顶面下方。凹槽302的轮廓可以是凸多边形，并且该凹槽向栅极间隔件118下方的区域延伸并且接近沿着栅极间隔件118与栅电极层114的接合处延伸的平面Pl (如图5至图6所示)。图5是图4的虚线框“402a”的局部放大的截面图。凹槽302的切平面P2位于栅极间隔件118的右下方。根据图5，介于切平面P2与延伸平面Pl之间的距离Pxl为大约Onm至大约7nm。图6是图4的虚线框“402a”的另一局部放大的截面图。在图6中，切平面P2可以朝向栅电极层114 一侧进一步延伸并位于栅电极层114的下面。介于切平面P2与延伸平面Pl之间的距离Px2为大约Onm至大约lnm。在下文中，距离Pxl标注为正号，而距离Px2标注为负号。简言之，其中形成再生长区域的凹槽302提供了大约7nm至大约-1nm的接近值。然而，这些并不是对本发明的限制。在一些实施例中，凹槽302的轮廓可以与图4不同。
[0057]相比于传统的设计，从结构的观点，过分地减小FinFET 300的接近值。所产生的其中一个后果是，接近值的减小可能引入短沟道效应。通过如下将要讨论的预定的掺杂工艺，当利用该接近零的接近值来最小化寄生电阻Rp时，本发明能够克服短沟道效应。然而，请注意，FinFET 300是单鳍M0S，应该理解，本发明也能够以类似的方式应用于具有多个平行的鳍结构的FinFET。
[0058]去除步骤204可以包括:在NMOS FinFET 100上方形成光刻胶层或覆盖层(诸如氧化物覆盖层)；图案化光刻胶或覆盖层，以具有暴露FinFET 100的S/D区域的开口 ；以及从半导体鳍103回蚀刻材料并向下到达衬底101。通过各向异性的蚀刻工艺来蚀刻FinFET300，之后通过各向同性的蚀刻工艺蚀刻该FinFET。在一些实施例中，蚀刻工艺可以使用其他的蚀刻工艺，而这并不是对本发明的限制。例如，去除可以包括光刻工艺，以促进蚀刻工艺。光刻工艺可以包括光刻胶涂覆(如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(如，硬烘)、其他合适的工艺或它们的组合。可选地，可以实施光刻工艺或由诸如无掩模光刻、电子束写入和离子束写入的其他方法代替该光刻工艺。在另一可选的实施例中，光刻工艺可以实施纳米压印技术。
[0059]图7是根据本发明的实施例的具有再生长区域702的NMOS FinFET 700的透视图。为了易于接下来的讨论，请结合图8至图10参考图7。图8至图10是示出了形成再生长区域702的操作流程的截面图。这样，为了清楚的目的，可以明确地示出再生长区域702的内部结构。
[0060]通过在FinFET 300的凹槽302处生成再生长区域702来制造FinFET 700，其中，再生长区域702包括第一再生长区域7022、第二再生长区域7024和第三再生长区域7026。具体地，再生长区域702作为一个整体形成为FinFET 700的S/D区域。可以通过一种或多种外延或外延(epi)操作形成再生长区域702的三个层(即，第一再生长区域7022、第二再生长区域7024和第三再生长区域7026)，诸如掺磷或掺硼的硅再生长层、SiGe再生长层、SiC再生长层、掺磷或掺硼的SiC再生长层、准立方体的Si3P4再生长层和/或可以在NMOS FinFET晶体管上以晶体状态形成的其他合适的再生长层。外延工艺包括CVD沉积方法(如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延生长和/或其他合适的工艺。外延工艺可以使用气态和/或液态的前体，该前体与平面晶体管的第一半导体层或衬底101的组成部分相互作用。
[0061]如图8所示，在形成其他的再生长区域之前形成的第一再生长区域7022(作为底层)可以是共形外延掺磷的碳化硅层或SiC:P。在一些实施例中，第一再生长区域7022可以非共形的不规则形状。当如在步骤206中所提到的，在凹槽中形成第一再生长区域7022时，第一再生长区域7022的厚度为大约5nm至大约15nm，然而，第一再生长区域的厚度的范围不应该被视为限制性的特征。由于接近零的接近值，所以第一再生长区域7022可以用作LDD掺杂区域。应该注意，本发明的接近零的接近值表示掺杂剂还可以到达栅极110的下面的区域，而在传统的LDD注入方案的情况下下，掺杂剂不能进入该栅极110的下面的区域。
[0062]当达到接近零的接近值时，所要考虑的其中一个问题是调整第一再生长区域7022中的适当的碳掺杂剂浓度，以减少磷向外扩散。通常，N型晶体管的源极和漏极区域包含磷。为了减少磷向外扩散，将碳原子引入源极和漏极区域。碳作为具有扩散趋势的磷间隙原子(phosphorus interstitials)的吸附剂。可以通过这种方式预期地注入高活性的磷，同时碳有助于保持基本突变的源极/漏极结。在一些实施例中，第一再生长区域7022具有约大于I %的替位式碳掺杂剂浓度；在其他实施例中，第一再生长区域7022具有的碳掺杂剂浓度为大约1%至大约4%，然而，这并不是对本发明的限制。
[0063]碳掺杂剂浓度的增大相应地占用了磷的一部分的晶格位置(lattice sites)，因此降低了磷浓度。在一些实施例中，第一再生长区域7022所具有的磷掺杂剂浓度为大约lE19atoms/cm3 (原子/立方厘米)至大约3E20 atoms/cm3，然而，这并不是对本发明的限制。如上所述，由于碳掺杂剂具有阻止磷扩散的特性，所以碳掺杂剂浓度的提高和磷掺杂剂浓度的降低显著地抑制了从第一再生长区域7022至包括沟道区域的相邻层的向外扩散。因此，作为在第一再生长区域7022中引入足量的碳的结果，缓解了短沟道效应。
[0064]此外，碳可以在衬底中产生拉伸应力，这可以进一步增强电荷迀移率并减小沟道电阻。在该实施例中，代替小部分磷掺杂剂的碳掺杂剂还可以对NMOS FinFET 700的沟道提供拉伸应力。由碳原子与硅原子之间的较小的晶格失配引起拉伸应力。对于沟道的额外的应变可以有效地增大电荷迀移率，并因此增强器件性能。总之，第一再生长区域7022不仅是在功能方面像栅极间隔件118下面的传统的LDD区域一样工作的层，而且是防止短沟道效应的层。另外，第一再生长区域7022可以是用于迀移率提升的应力源缓冲层。简言之，第一再生长区域7022解决了由阴影效应引起的根本的NMOS FinFET LDD注入问题，但不是以引入短沟道效应为代价。
[0065]在形成第一再生长区域7022之后，执行图2的步骤208，以在下面的第一再生长区域7022上方形成第二再生长区域7024。在该实施例中，第一再生长区域7022部分地围绕第二再生长区域7024。作为底层上的第二层，第二再生长区域7024可以是共形外延掺磷碳化硅层或SiC:P。在一些实施例中，第二再生长区域7024可以是非共形的不规则形状。当如在步骤208中所提到的，在凹槽中形成第二再生长区域7024时，第二再生长区域7024的厚度在大约25nm至大约35nm的范围内，然而，这并不是限制。
[0066]由于第一再生长区域7022部分地围绕第二再生长区域7024，所以第二再生长区域7024远离沟道，并且与外部的第一再生长区域7022相比，第二再生长区域7024对短沟道效应不敏感。在这样的情况下，可以将第二再生长区域7024中的磷掺杂剂浓度增大至比第一再生长区域7022的磷掺杂剂浓度更大的程度，以进一步减小源极和漏极电阻Rsd，并且考虑到对沟道区域的总应变而保持足够的碳掺杂剂浓度。通常，第二再生长区域7024中的磷浓度大于第一再生长区域7022中的磷浓度，或另一方面，第一再生长区域7022中的碳浓度大于第二再生长区域7024中的碳浓度。在一些实施例中，第二再生长区域7024所具有的磷掺杂剂浓度为大约1E20 atoms/cm3至大约2E20atoms/cm 3。在一些实施例中，第二再生长区域7024所具有的替位式碳掺杂剂浓度为大约1.2%至大约2.5%。然而，这并不是对本发明的限制。
[0067]在形成第二再生长区域7024之后，执行图2的步骤210，以在第二再生长区域7024上方形成第三再生长区域7026。在该实施例中，第二再生长区域7024部分地围绕第三再生长区域7026。第三再生长区域7026可以是共形外延掺磷的硅，或准立方体的Si3P4。在一些实施例中，第三再生长区域7026可以是非共形的不规则形状。当如在步骤210中所提到的，在凹槽中形成第三再生长区域7026时，第三再生长区域7026的厚度可以在大约2nm至大约1nm的范围内；然而，这并不是限制。
[0068]由于相比于外部的第一再生长区域7022和第二再生长区域7024，第三再生长区域7026对短沟道效应更加不敏感。可以省略碳掺杂剂，并且磷掺杂剂浓度可以大于第一再生长区域7022和第二再生长区域7024的磷掺杂剂浓度。第三再生长区域7026的准立方体的Si3P4有助于对源极/漏极电阻Rsd的减小提供应变，因此也可以减小总寄生电阻Rp。请注意，是可以根据特定的设计考虑改变三个再生长层的配置。例如，图11是沿着图7的线7-7所截取的FinFET 700的再生长区域702的截面图。参考图10和图11，在一些实施例中，可以省略第二再生长区域7024，并且由第三再生长区域7026直接代替该第二再生长区域。在一些实施例中，可以省略第三再生长区域7026，并且由第二再生长区域7024直接代替该第三再生长区域。换言之，三层结构可以变成仅由第一再生长区域7022和另一再生长区域7028组成的两层结构。只要布置或结构不偏离所公开概念的中心思想，三个或更多或更少的层的任何其他的组合也都落入本发明的范围内。
[0069]请注意，具有凸出于半导体鳍结构103的升高的主体的再生长区域702并不是对本发明的限制。在一些实施例中，再生长区域702 (包括第一再生长区域7022、第二再生长区域7024和第三再生长区域7026)作为一个整体与鳍结构103的表面基本共面。在一些实施例中，可以从鳍结构103的表面使再生长区域702凹进。而且，本发明并不限制于FinFET器件。在一些实施例中，无LDD的半导体结构和制造方法也可以通过适当的改变应用于平面NMOS器件。
[0070]本发明的一些实施例提供了无轻掺杂漏极(无LDD)的半导体结构，其包括:半导体层；栅极，位于半导体层上方；以及再生长区域，由半导体材料制成且位于半导体层中，并且再生长区域形成了无LDD半导体结构的源极区域或漏极区域。栅极包括被栅极间隔件侧面覆盖的栅电极层，并且再生长区域朝向栅极间隔件下方的区域延伸并接近沿着栅极间隔件与栅电极层的接合处延伸的平面。
[0071]在本发明的一些实施例中，再生长区域包括第一再生长区域和第二再生长区域，并且第一再生长区域部分地围绕第二再生长区域。
[0072]在本发明的一些实施例中，第一再生长区域包括掺磷的碳化硅。
[0073]在本发明的一些实施例中，第二再生长区域包括掺磷的硅。
[0074]在本发明的一些实施例中，第二再生长区域包括掺磷的碳化硅。
[0075]在本发明的一些实施例中，再生长区域还包括第三再生长区域，并且第二再生长区域至少部分地围绕该第三再生长区域。
[0076]在本发明的一些实施例中，第三再生长区域包括掺杂磷的硅。
[0077]在本发明的一些实施例中，再生长区域所提供的接近值为大约7nm至大约_lnm。
[0078]在本发明的一些实施例中，第一再生长区域所具有的磷掺杂剂浓度为大约lE19atoms/cm3至大约 3E20atoms/cm3。
[0079]在本发明的一些实施例中，第一再生长区域所具有的碳掺杂剂浓度为大约I %至大约4%。
[0080]在本发明的一些实施例中，第二再生长区域所具有的磷掺杂剂浓度为大约lE20atoms/cm3至大约 2E20atoms/cm3。
[0081]在本发明的一些实施例中，第二再生长区域所具有的碳掺杂剂浓度为大约1.2%至大约2.5%。
[0082]在本发明的一些实施例中，第三再生长区域所具有的磷掺杂剂浓度为从大约2E21atoms/cm3至大约 5E21atoms/cm3。
[0083]本发明的一些实施例提供了无轻掺杂漏极(无LDD)的半导体结构，其包括:半导体鳍；栅极，位于半导体鳍上方；以及再生长区域，由半导体材料制成且位于半导体鳍中，并且再生长区域形成了无LDD半导体结构的源极区域或漏极区域。无LDD的半导体结构是FinFET，栅极包括被栅极间隔件侧面覆盖的栅电极层，并且再生长区域朝向栅极间隔件下方的区域延伸并接近沿着栅极间隔件与栅电极层的接合处延伸的平面。
[0084]在本发明的一些实施例中，再生长区域包括第一再生长区域和第二再生长区域，并且第一再生长区域部分地围绕第二再生长区域。
[0085]在本发明的一些实施例中，第二再生长区域中的磷浓度大于第一再生长区域中的磷浓度。
[0086]在本发明的一些实施例中，第一再生长区域中的碳浓度大于第二再生长区域中的碳浓度。
[0087]本发明的一些实施例提供了用于制造无轻掺杂漏极(无LDD)的半导体结构的方法。该方法包括:在半导体层上方形成栅极；去除半导体层的一部分并获得凹槽；以及在凹槽上方形成再生长区域。栅极包括被栅极间隔件侧面覆盖的栅电极层，并且再生长区域朝向栅极间隔件下方的区域延伸并接近沿着栅极间隔件与栅电极层的接合处延伸的平面。
[0088]在本发明的一些实施例中，在凹槽上方形成再生长区域包括:在凹槽中形成第一再生长区域，以及在第一再生长区域上方形成第二再生长区域。第一再生长区域部分地围绕第二再生长区域。
[0089]在本发明的一些实施例中，无LDD的半导体结构是FinFET，并且半导体层是半导体鳍。
[0090]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种无轻掺杂漏极(无LDD)的半导体结构，包括: 半导体层； 栅极，位于所述半导体层上方；以及 再生长区域，由半导体材料制成且位于所述半导体层中，并且所述再生长区域形成了所述无LDD的半导体结构的源极区域或漏极区域； 其中，所述栅极包括通过栅极间隔件侧面覆盖的栅电极层，并且所述再生长区域朝向所述栅极间隔件下方的区域延伸并接近沿着所述栅极间隔件与所述栅电极层的接合处延伸的平面。2.根据权利要求1所述的无LDD的半导体结构，其中，所述再生长区域包括第一再生长区域和第二再生长区域，并且所述第一再生长区域部分地围绕所述第二再生长区域。3.根据权利要求2所述的无LDD的半导体结构，其中，所述第一再生长区域包括掺磷的碳化娃。4.根据权利要求2所述的无LDD的半导体结构，其中，所述第二再生长区域包括掺磷的娃。5.根据权利要求2所述的无LDD的半导体结构，其中，所述第二再生长区域包括掺磷的碳化娃。6.根据权利要求2所述的无LDD的半导体结构，其中，所述再生长区域还包括第三再生长区域，并且所述第二再生长区域至少部分地围绕所述第三再生长区域。7.根据权利要求6所述的无LDD的半导体结构，其中，所述第三再生长区域包括掺磷的娃。8.根据权利要求1所述的无LDD的半导体结构，其中，所述再生长区域所提供的接近值为大约7nm至大约-1nm09.一种无轻掺杂漏极(无LDD)的半导体结构，包括: 半导体鳍； 栅极，位于所述半导体鳍上方；以及 再生长区域，由半导体材料制成并且位于所述半导体鳍中，并且所述再生长区域形成了所述无LDD的半导体结构的源极区域或漏极区域； 其中，所述无LDD的半导体结构是FinFET，所述栅极包括通过栅极间隔件侧面覆盖的栅电极层，并且所述再生长区域朝向所述栅极间隔件下方的区域延伸并接近沿着所述栅极间隔件与所述栅电极层的接合处延伸的平面。10.—种用于制造无轻掺杂漏极(无LDD)的半导体结构的方法，包括: 在半导体层上方形成栅极； 去除所述半导体层的一部分并获得凹槽；以及 在所述凹槽上方形成再生长区域； 其中，所述栅极包括通过栅极间隔件侧面覆盖的栅电极层，并且所述再生长区域朝向所述栅极间隔件下方的区域延伸并接近沿着所述栅极间隔件与所述栅电极层的接合处延伸的平面。
【文档编号】H01L29/417GK105932060SQ201510570332
【公开日】2016年9月7日
【申请日】2015年9月9日
【发明人】蔡俊雄
【申请人】台湾积体电路制造股份有限公司