半导体装置的制造方法

半导体装置的制造方法
【专利摘要】实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、第1导电型的第5半导体区域及栅极电极。第1半导体区域沿第1方向延伸。第1半导体区域在与第1方向正交的第2方向设置有多个。第1半导体区域与第2半导体区域在第2方向交替地设置。第3半导体区域设置于第2半导体区域上。第3半导体区域的第2导电型的杂质浓度高于第2半导体区域的第2导电型的杂质浓度。栅极电极沿与包含第1方向及第2方向的面平行且与第1方向交叉的第3方向延伸。
【专利说明】
半导体装置
[0001] 相关申请案
[0002] 本申请案享有以日本专利申请案2015-39388号（申请日：2015年2月27日）为 基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003] 本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004] 有一种半导体装置，具有：超级结构造，交替地设置有沿特定的方向延伸的p型半 导体区域及η型半导体区域；及栅极电极，设置于该超级结构造上且沿与该方向交叉的方 向延伸。在该半导体装置中，空穴穿过Ρ型半导体区域，通过栅极电极的附近而从源极电极 被排出。此时，如果空穴通过栅极电极的附近，那么栅极电极的电压将会发生变动。如果栅 极电极的电压发生变动，那么有半导体装置发生错误而成为接通状态的情况。结果，可能会 在半导体装置的内部局部地流动较大的电流，产生半导体装置的破坏。

【发明内容】

[0005] 本发明的实施方式提供一种可以降低产生破坏的可能性的半导体装置。
[0006] 实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半 导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、第1导电型的第 5半导体区域及栅极电极。
[0007] 第1半导体区域沿第1方向延伸。第1半导体区域在与第1方向正交的第2方向 设置有多个。
[0008] 第2半导体区域沿第1方向延伸。第1半导体区域与第2半导体区域在第2方向 交替地设置。
[0009] 第3半导体区域设置于第2半导体区域上。第3半导体区域的第2导电型的杂质 浓度高于第2半导体区域的第2导电型的杂质浓度。
[0010] 第4半导体区域设置于第1半导体区域上。
[0011] 第5半导体区域选择性地设置于第4半导体区域上。
[0012] 栅极电极沿与包含第1方向及第2方向的面平行且与第1方向交叉的第3方向延 伸。栅极电极隔着栅极绝缘层设置于第4半导体区域上。
【附图说明】
[0013] 图1是表示第1实施方式的半导体装置的一部分的立体剖视图。
[0014] 图2是表示第1实施方式的半导体装置的另一部分的立体剖视图。
[0015] 图3是表示第1实施方式的半导体装置中的ρ型半导体区域12及ρ型半导体区 域13的详细内容的示意图。
[0016] 图4A及B是表示第1实施方式的半导体装置的制造步骤的一例的步骤立体剖视 图。
[0017] 图5A及B是表示第1实施方式的半导体装置的制造步骤的一例的步骤立体剖视 图。
[0018] 图6A及B是表示第1实施方式的半导体装置的制造步骤的一例的步骤立体剖视 图。
[0019] 图7A及B是表示第1实施方式的半导体装置的制造步骤的一例的步骤立体剖视 图。
[0020] 图8A及B是表示第1实施方式的半导体装置的制造步骤的一例的步骤立体剖视 图。
[0021] 图9A及B是表示第1实施方式的半导体装置的制造步骤的另一例的步骤立体剖 视图。
[0022] 图10A及B是表示第1实施方式的半导体装置的制造步骤的另一例的步骤立体剖 视图。
[0023] 图11A及B是表示第1实施方式的半导体装置的制造步骤的又一例的步骤立体剖 视图。
[0024] 图12A及B是表示第1实施方式的半导体装置的制造步骤的又一例的步骤立体剖 视图。
[0025] 图13A及B是表示第1实施方式的半导体装置的制造步骤的又一例的步骤立体剖 视图。
[0026] 图14是例示第1实施方式的半导体装置中的空穴的流动的示意图。
[0027] 图15是表示第1实施方式的第1变化例的半导体装置的一部分的立体剖视图。
[0028] 图16是表示第1实施方式的第1变化例的半导体装置的另一部分的立体剖视图。
[0029] 图17是表示第1实施方式的第1变化例的半导体装置中的p型半导体区域12及 P型半导体区域13的详细内容的示意图。
[0030] 图18是表示第1实施方式的第2变化例的半导体装置的一部分的立体剖视图。
[0031] 图19是表示第1实施方式的第2变化例的半导体装置的另一部分的立体剖视图。
[0032] 图20是表示第2实施方式的半导体装置的一部分的立体剖视图。
[0033] 图21是表示第2实施方式的半导体装置的另一部分的立体剖视图。
[0034] 图22是表示第3实施方式的半导体装置的一部分的立体剖视图。
[0035] 图23是表示第3实施方式的半导体装置的另一部分的立体剖视图。
[0036] 图24是沿包含图23的A-A'线的X-Y面的截面图。
【具体实施方式】
[0037] 以下，一面参照附图一面对本发明的各实施方式进行说明。
[0038] 此外，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的 比率等未必与实物相同。并且，即使当表示相同部分时，也存在因附图不同而相互的尺寸或 比率不同地表示的情况。
[0039] 在本申请案的说明书及各图中，对与已经说明的要素相同的要素标附相同的符号 并适当省略详细的说明。
[0040] 在各实施方式的说明中使用XYZ正交座标系。
[0041] 在以下的说明中，n+、n及p+、p、p的记法表示各导电型中的杂质浓度的相对高低。 也就是说，表示n +与η相比，η型的杂质浓度相对较高。表示p+与p相比，p型的杂质浓度 相对较高，P与P相比，P型的杂质浓度相对较低。
[0042] 关于以下说明的各实施方式，可以使各半导体区域的p型与η型反转来实施各实 施方式。
[0043] (第1实施方式）
[0044] 使用图1及图2对第1实施方式的半导体装置1进行说明。
[0045] 图1是表示第1实施方式的半导体装置1的一部分的立体剖视图。
[0046] 图2是表示第1实施方式的半导体装置1的另一部分的立体剖视图。在图2中， 省略栅极绝缘层30、栅极电极31、绝缘层32及源极电极41。
[0047] 半导体装置 1 例如为 MOSFET (metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管）。
[0048] 如图1及图2所示，半导体装置1具有n+型（第1导电型）漏极区域17、η型半 导体层1〇、Ρ型（第2导电型）半导体区域12 (第2半导体区域）、ρ型半导体区域13 (第 3半导体区域）、ρ型基极区域14 (第4半导体区域）、η+型源极区域15 (第5半导体区域）、 Ρ+型接触区域16、栅极绝缘层30、栅极电极31、漏极电极40及源极电极41。
[0049] η型半导体层10具有η型半导体区域11 (第1半导体区域）。
[0050] η+型漏极区域17与漏极电极40电连接。η型半导体层10设置于η +型漏极区域 17上。η型半导体层10具有多个η型半导体区域11。
[0051] 各个η型半导体区域11沿Υ方向（第1方向）延伸。η型半导体区域11在与Υ 方向正交的X方向（第2方向）设置有多个。
[0052] 在X方向，在η型半导体区域11彼此之间设置有ρ型半导体区域12。ρ型半导 体区域12在X方向设置有多个，且各个ρ型半导体区域12沿Υ方向延伸。
[0053] 在ρ型半导体区域12上设置有ρ型半导体区域13。ρ型半导体区域13的至少 一部分在X方向位于η型半导体区域11彼此之间。利用η型半导体区域11及ρ型半导 体区域12形成超级结构造。
[0054] ρ型半导体区域13在X方向设置有多个，且各个ρ型半导体区域13沿Υ方向延 伸。与X方向及Υ方向正交的Ζ方向上的ρ型半导体区域13的厚度、及ρ型半导体区域13 的Ρ型杂质浓度可以设计为不会使Ρ型半导体区域13空乏化。
[0055] 更具体来说，当半导体装置1为雪崩状态时，可以针对从η型半导体区域11与ρ 型半导体区域13的ρη接面沿X方向延伸的空乏层、及从η型半导体层10与ρ型半导体 区域12的ρη接面向Ζ方向延伸的空乏层，以ρ型半导体区域13不会完全空乏化的方式设 计Ρ型半导体区域13的Ζ方向的厚度、及ρ型半导体区域13中的ρ型杂质浓度。此处，所 谓雪崩状态是指对半导体装置1施加超过半导体装置1所具有的耐压的电压而接通电流的 状态。
[0056] 如图1及图2所示，在η型半导体区域11上及ρ型半导体区域13上设置有ρ型 基极区域14。关于ρ型基极区域14,位于η型半导体区域11上的部分的ρ型杂质浓度与 位于P型半导体区域13上的部分的P型杂质浓度可以不同。作为一例，P型基极区域14中 位于P型半导体区域13上的部分的p型杂质浓度高于位于η型半导体区域11上的部分 的Ρ型杂质浓度。
[0057] ρ型基极区域14与Χ-Υ面平行，且沿与Υ方向交叉的第3方向延伸。ρ型基极区 域14与Χ-Υ面平行，且在与第3方向正交的第4方向设置有多个。ρ型基极区域14可以不 设置于Ρ型半导体区域13上，而仅设置于η型半导体区域11上。此时，ρ型基极区域14 除了在第4方向也在第3方向设置多个。
[0058] 在图1及图2所示的例中，第3方向为X方向，第4方向为Υ方向。第3方向及第 4方向也可以为包含X方向成分及Υ方向成分的两者的方向。在以下的说明中，对第3方向 为X方向，第4方向为Υ方向的情况进行说明。
[0059] 在ρ型基极区域14上选择性地设置有η+型源极区域15。η +型源极区域15在Υ 方向设置有多个，且各个η+型源极区域15沿X方向延伸。例如，如图1及图2所示，在1个 Ρ型基极区域14上设置相互隔开的2个η+型源极区域15。
[0060] 在Ρ型基极区域14上进而选择性地设置有ρ+型接触区域16。ρ +型接触区域16 在Υ方向设置有多个，且各个Ρ+型接触区域16沿X方向延伸。例如，ρ +型接触区域16的 至少一部分在Υ方向设置于设置于1个Ρ型基极区域14上的2个η+型源极区域15之间。 Ρ+型接触区域16的一部分例如在Ζ方向设置于η +型源极区域15的至少一部分与η型半 导体区域11的一部分之间。
[0061] 在一例中，ρ型半导体区域13的ρ型杂质浓度低于ρ型基极区域14的ρ型杂质浓 度。但是，Ρ型半导体区域13的ρ型杂质浓度可以为ρ型基极区域14的ρ型杂质浓度以 上。Ρ型半导体区域13的ρ型杂质浓度也可以为ρ +型接触区域16的ρ型杂质浓度以上。
[0062] 在ρ型基极区域14的一部分上隔着栅极绝缘层30设置有栅极电极31。更具体来 说，栅极电极31在η型半导体区域11的一部分上、ρ型半导体区域13的一部分上、ρ型基 极区域14的一部分上及η +型源极区域15的一部分上隔着栅极绝缘层30来设置。栅极电 极31在Υ方向设置有多个，且各个栅极电极31沿X方向延伸。也就是说，栅极电极31沿 与η型半导体区域11及ρ型半导体区域12延伸的方向交叉的方向延伸。
[0063] 在η+型源极区域15上、ρ +型接触区域16上及栅极电极31上设置有源极电极41。 η+型源极区域15及ρ +型接触区域16与源极电极41电连接。在栅极电极31与源极电极 41之间设置有绝缘层32,栅极电极31与源极电极41电分离。
[0064] 在对漏极电极40施加了相对于源极电极41为正的电压的状态下，对栅极电极31 施加阈值以上的电压，由此半导体装置1成为接通状态。此时，在Ρ型基极区域14的栅极 绝缘层30附近的区域形成通道（反转层）。利用该通道，在η型半导体层10与η +型源极 区域15之间流动电流。
[0065] 在半导体装置1为断开状态，且对漏极电极40施加相对于源极电极41的电位为 正的电位时，空乏层从η型半导体区域11与ρ型半导体区域12的ρη接面扩展至η型半 导体区域11及Ρ型半导体区域12。η型半导体区域11及ρ型半导体区域12相对于η型 半导体区域11与ρ型半导体区域12的ρη接面在垂直方向空乏化，抑制相对于η型半导 体区域11与ρ型半导体区域12的ρη接面为平行方向的电场集中，因此可以获得较高的 耐压。
[0066] 换句话说，为了利用超级结构造来保持耐压，在半导体装置1为断开状态时，必须 使η型半导体区域11及p型半导体区域12空乏化。另一方面，为了降低半导体装置的接 通电阻，要求使η型半导体区域11的杂质浓度较高。如果使η型半导体区域11的杂质浓 度较高，那么有因为空乏层难以在η型半导体区域11扩展所以半导体装置的耐压降低的 情况。
[0067] 因此，为了保持耐压，并且降低接通电阻，要求提高η型半导体区域11的杂质浓 度，并且使η型半导体区域11的宽度较窄。
[0068] 但是，当η型半导体区域11及ρ型半导体区域12延伸的方向与栅极电极延伸的 方向相同时，η型半导体区域11的宽度（ρ型半导体区域12的间距）因与栅极电极彼此 的间隔的关系而受到限制。其原因在于基极区域及源极区域形成于Ρ型半导体区域12上。
[0069] 对此，栅极电极采用沿与η型半导体区域及ρ型半导体区域延伸的方向交叉的方 向延伸的构造，由此可以个别地设计栅极电极彼此的间隔及η型半导体区域11的宽度。
[0070] 接着，使用图3,对ρ型半导体区域12及ρ型半导体区域13的详细内容进行说明。
[0071] 图3是表示第1实施方式的半导体装置1中的ρ型半导体区域12及ρ型半导体 区域13的详细内容的示意图。更具体来说，图3中的左图是图1的放大ρ型半导体区域 12及ρ型半导体区域13的附近的截面图。图3中的右图表示左图的Α-Α'线上的各位置处 的Ρ型杂质浓度。
[0072] 在ρ型半导体区域13中向Ζ方向扩展的空乏层的厚度Ta用以下的式（1)来表示。
[0073]
[0074] 在式（1)中，q是基本电荷量。也就是说，q大致为1.602X1019[C]。N p是ρ型半 导体区域13中的ρ型杂质浓度。E。是ρ型半导体区域12中的临界电场。如果超过该临界 电场，那么在ρ型半导体区域12会产生雪崩降伏。ε是ρ型半导体区域13中所包含的半 导体材料的介电常数。也就是说，当Ρ型半导体区域13的主成分为Si时，ε大致为12。
[0075] Ε。例如可以使用ρ型半导体区域12在X方向上的中央且在ρ型半导体区域13附 近的部分Ρ1中的Ρ型杂质浓度来求出。Νρ例如可以使用在ρ型半导体区域13的X方向的 中央处最高的Ρ型杂质浓度的值来求出。也就是说，Ν ρ例如为部分Ρ2中的ρ型杂质浓度。
[0076] 通过使根据式（1)所获得的厚度Ta薄于ρ型半导体区域13在Ζ方向上的厚度Τ ρ， 可以降低在半导体装置1的从接通状态向断开状态的切换动作时，Ρ型半导体区域13完全 空乏化的可能性。
[0077] 厚度Τρ可以为从栅极绝缘层30到ρ型半导体区域12与ρ型半导体区域13的交 界的距离。例如将在Α-Α'线上，在从ρ型半导体区域12朝着ρ型半导体区域13的方向， 超过部分Ρ3中的ρ型杂质浓度30%以上的点视为ρ型半导体区域12与ρ型半导体区域 13的交界。部分Ρ3是在ρ型半导体区域12的X方向及Υ方向位于中央的部分。
[0078] 其原因在于，ρ型半导体区域12在Ζ方向上的ρ型杂质浓度的偏差可以为20% 左右。也就是说，可以将超过该偏差而Ρ型杂质浓度发生变化的点视为Ρ型半导体区域12 与ρ型半导体区域13的交界。
[0079] 此处，使用图4~图8对半导体装置1的制造方法的一例进行说明。
[0080] 图4~图8是表示第1实施方式的半导体装置1的制造步骤的一例的步骤立体剖 视图。
[0081] 首先，准备n+型半导体衬底17a。η +型衬底17a的主成分例如为娃（Si)。η +型衬 底17a的主成分也可以为砷化镓、碳化硅或氮化镓。η+型衬底17a包含η型杂质。作为η 型杂质，例如可以使用锑、砷或磷。
[0082] 接着，如图4Α所示，在η+型衬底17a上一面添加 η型杂质一面使Si外延生长，由 此形成η型半导体层10a。η型半导体层10a例如使用CVD (Chemical Vapor Deposition， 化学气相沉积）法来形成。
[0083] 接着，如图4B所示，在η型半导体层10a形成开口 0P1。开口 0P1在X方向设置 有多个，且各个开口 0P1沿Y方向延伸。
[0084] 开口 0P1例如通过使用光微影法形成未图示的掩膜，使用该掩膜进行 RIE (Reactive Ion Etching，反应性离子蚀刻）来形成。
[0085] 接着，在η型半导体层10a上一面添加 p型杂质一面使Si外延生长。利用该步 骤，如图5A所示，在开口 0P1的内部形成p型半导体层12a。在开口 0P1的内部以外所沉积 的半导体材料例如使用CMP (Chemical Mechanical Polishing，化学机械抛光）法来去除。
[0086] 接着，在η型半导体层10a上形成掩膜Ml。掩膜Ml例如为光阻剂。掩膜Ml可以 为包含氧化硅的层。
[0087] 接着，如图5B所示，使用掩膜Ml向p型半导体层12a的表面部分离子注入p型杂 质，施加热来使其活化，由此形成P型半导体区域13a。p型半导体层12a中p型半导体区 域13以外的部分与图1及图2所示的p型半导体区域12对应。
[0088] 接着，如图6A所示，在η型半导体层10a上及p型半导体区域13a上形成绝缘层 IL1。绝缘层IL1例如包含氧化硅。绝缘层IL1例如通过将η型半导体层10a的表面及p 型半导体区域13a的表面热氧化来形成。
[0089] 接着，在绝缘层IL1上形成导电层。该导电层例如包含多晶硅，使用CVD法来形成。 通过将该导电层图案化来形成栅极电极31。
[0090] 接着，如图6B所示，形成覆盖栅极电极31的绝缘层几2。绝缘层IL2例如包含氧 化硅，使用CVD法来形成。绝缘层IL2可以通过将图案化后的导电层的表面热氧化来形成。
[0091] 接着，如图7A所示，通过去除绝缘层IL1的一部分及绝缘层IL2的一部分，使η型 半导体层l〇a的上表面的一部分及ρ型半导体区域13的上表面的一部分露出。利用该步 骤，形成图1及图2所示的栅极绝缘层30及绝缘层32。
[0092] 接着，如图7B所示，在η型半导体层10a及ρ型半导体区域13露出的部分形成ρ 型基极区域14a。ρ型基极区域14a通过使用栅极绝缘层30、栅极电极31及绝缘层32作为 掩膜，将P型杂质离子注入，施加热使其活化来形成。此时，P型半导体区域13a中ρ型基 极区域14a以外的区域与图1及图2所示的ρ型半导体区域13对应。
[0093] 当所形成的ρ型基极区域14a的ρ型杂质浓度为ρ型半导体区域13的ρ型杂质 浓度以下时，可以仅向η型半导体层10a露出的部分离子注入ρ型杂质，形成ρ型基极区 域 14a〇
[0094] 接着，使用未图示的掩膜，在ρ型基极区域14a中形成n+型源极区域15的位置离 子注入η型杂质。然后，使用未图示的掩膜，在ρ型基极区域14a中形成p +型接触区域16 的位置离子注入P型杂质。
[0095] 然后，通过对注入有η型杂质及p型杂质的区域进行加热，如图8A所示，形成n+型 源极区域15及p +型接触区域16。此时，p型基极区域14a中η +型源极区域15及p +型接 触区域16以外的区域与图1及图2所示的ρ型基极区域14对应。当所形成的ρ+型接触 区域16的ρ型杂质浓度为ρ型半导体区域13的ρ型杂质浓度以下时，可以仅在η型半导 体层l〇a上形成ρ +型接触区域16。
[0096] 接着，如图8Β所示，在η+型源极区域15上及ρ +型接触区域16上形成源极电极 41。然后，研磨η+型衬底17a的背面，直到η +型衬底17a成为特定的厚度。研磨后的η +型 衬底17a与图1及图2所示的η+型漏极区域17对应。
[0097] 接着，通过在衬底的背面形成漏极电极40,获得图1及图2所示的半导体装置1。
[0098] 或者，半导体装置1也可以使用以下的方法来制作。
[0099] 图9及图10是表示第1实施方式的半导体装置1的制造步骤的另一例的步骤立 体剖视图。
[0100] 首先，准备η+型衬底17a。然后，在η +型衬底17a上一面添加 η型杂质一面形成 η型半导体层101，在η型半导体层101上形成掩膜Ml。掩膜Ml例如为光阻剂。
[0101] 使用掩膜M1，向η型半导体层101的表面的一部分离子注入ρ型杂质。利用该步 骤，如图9Α所示，在η型半导体层101中形成注入有ρ型杂质的区域121。
[0102] 接着，去除掩膜Μ1，在η型半导体层101上形成η型半导体层102。然后，形成掩 膜M2,向η型半导体层102的表面的一部分离子注入ρ型杂质，形成区域122。反复进行 所述多个步骤，如图9Β所示，形成η型半导体层102~104、及离子注入有ρ型杂质的区域 122 ~m〇
[0103] 图9B所示的η型半导体层的数量为一例。可以积层形成多于图9B所示的η型半 导体层的数量的η型半导体层，也可以形成与其相比更少的数量的η型半导体层。
[0104] 接着，在η型半导体层104上形成η型半导体层105。在η型半导体层105上形 成掩膜Μ5,向η型半导体层105的表面的一部分离子注入ρ型杂质。此时，将与注入至区 域122~124的各者的ρ型杂质的量相比更多的ρ型杂质离子注入。利用该步骤，形成注 入有Ρ型杂质的区域131。再次进行同样的步骤，如图10Α所示，形成η型半导体层105及 106、及形成于所述多个η型半导体层中的区域131及132。
[0105] 接着，去除掩膜Μ6,对η型半导体层101~106进行加热。利用该步骤，使注入至 所述多个半导体层的杂质活化，形成Ρ型半导体区域12及ρ型半导体区域13a。η型半导 体层101~106与图5Β所示的η型半导体层10a对应。将此时的情况示于图10Β。
[0106] 然后，通过进行与图6~图8所示的步骤相同的步骤，获得半导体装置1。
[0107] 或者，半导体装置1也可以使用以下的方法来制作。
[0108] 图11~图13是表示第1实施方式的半导体装置1的制造步骤的又一例的步骤立 体剖视图。
[0109] 首先，准备n+型衬底17a。然后，在η +型衬底17a上一面添加 η型杂质一面使Si 外延生长，由此形成η型半导体层10a。然后，如图11A所示，在η型半导体层10a上形成 掩膜Ml。
[0110] 掩膜Ml例如包含氧化硅。掩膜Ml可以通过将η型半导体层10a的表面热氧化 来形成氧化硅层，将该氧化硅层图案化来形成。或者，也可以通过使用CVD法在η型半导 体层10a上形成氧化硅层，将该氧化硅层图案化来形成。
[0111] 接着，如图11B所示，使用掩膜M1，利用RIE法，在η型半导体层10a形成多个开 P OPlo
[0112] 接着，在η型半导体层10a上一面添加 p型杂质一面使Si外延生长。然后，例如 使用CMP法来去除沉积于掩膜Ml上的剩余的Si。利用该步骤，如图12A所示，在开口 0P1 的内部形成P型半导体层12a。
[0113] 接着，如图12B所示，例如使用RIE法来去除p型半导体层12a的一部分。
[0114] 接着，在p型半导体层12a上一面添加 p型杂质一面使Si外延生长。此时，一面 添加与形成P型半导体层12a时添加的p型杂质的量相比更多的p型杂质，一面进行外延 生长。然后，例如利用CMP来去除沉积于掩膜Ml上的剩余的Si。利用该步骤，如图13A所 示，在P型半导体层12a上形成p型半导体层13a。
[0115] 接着，如图13B所示，去除掩膜Ml。然后，例如使用CMP法，使η型半导体层10a 的表面及P型半导体层13a的表面平坦化。然后，通过进行与图6~图8所示的步骤相同 的步骤，获得半导体装置1。
[0116] 接着，对本实施方式的半导体装置1的作用及效果进行说明。
[0117] 根据本实施方式，通过在p型半导体区域12上设置p型半导体区域13,降低在雪 崩状态下半导体装置产生破坏的可能性。
[0118] 首先，对半导体装置1为雪崩状态时的半导体装置1内部的载子的移动进行说明。 如果半导体装置1成为雪崩状态，那么对漏极电极40与源极电极41之间施加大于通常的 耐压时的电压。利用因该电压而在半导体装置1的内部产生的电场，使半导体装置1内部 的自由电子或离子等加速。
[0119] 加速后的电子或离子与原子等碰撞而产生电离，由此产生空穴及自由电子。特别 是该电离容易在η型半导体层10与p型半导体区域12的pn接面等电场强度较高的场所 产生。所产生的电子通过η型半导体区域从漏极电极40被排出。所产生的空穴通过p型 半导体区域从源极电极41被排出。
[0120] 此处，作为比较例，对不具有ρ型半导体区域13的半导体装置进行说明。当为该 比较例的半导体装置时，所产生的空穴通过Ρ型半导体区域12、Ρ型基极区域14及Ρ +型接 触区域16向源极电极41排出。此时，空穴的一部分通过ρ型半导体区域12中栅极绝缘 层30的附近而在ρ型基极区域14及ρ +型接触区域16流动。
[0121] 如果空穴通过栅极绝缘层30的附近，那么电子被牵引到设置于该栅极绝缘层30 上的栅极电极31。通过将电子牵引到栅极电极31，该栅极电极31的电压增加。并且，因为局 部地产生因电离所引起的载子的产生，所以在多个栅极电极31的一部分产生电压的增加， 在多个栅极电极31的另一部分不会产生电压的增加。而且，产生电离的部位随着时间的经 过而发生变动，因此产生电压的增加的栅极电极31也可以随着时间的经过而发生变动。
[0122] 如果产生栅极电极31的电压的变动，那么有对多个栅极电极31中的一部分的栅 极电极31施加大于阈值的电压的情况。如果对一部分的栅极电极31施加大于阈值的电 压，那么电流集中流动至该一部分的栅极电极31附近的区域。结果，可能该区域的温度会 上升，导致半导体装置的破坏。
[0123] 对此，本实施方式的半导体装置1具有设置于ρ型半导体区域12上的ρ型半导 体区域13。而且，p型半导体区域13即使在p型半导体区域12的半导体装置1为雪崩状 态时，也具有不会完全空乏化的厚度及杂质浓度。通过具有该P型半导体区域13,空穴如图 14所示，通过空乏化的p型半导体区域13的下部，通过p型基极区域14及p +型接触区域 16被排出。
[0124] 因此，降低在栅极绝缘层30流动的空穴的量，抑制栅极电极31的电压的变动。结 果，降低半导体装置1发生错误而成为接通状态的可能性，降低在雪崩状态下半导体装置 产生破坏的可能性。
[0125] 当使用栅极绝缘层30、栅极电极31及绝缘层32作为掩膜来形成p型基极区域14、 n+型源极区域15及p+型接触区域16时，不仅可以在η型半导体区域11上、也可以在p型 半导体区域12上形成η +型源极区域15。当在ρ型半导体区域12上设置有η +型源极区域 15时，空穴通过栅极绝缘层30的附近而在ρ型基极区域14流动，由此在ρ型基极区域14 中η +型源极区域15附近的区域产生电压降。
[0126] 如果该电压降变大，那么以η+型源极区域15作为发射极，以ρ型基极区域14作 为基极的寄生双极晶体管容易产生锁定。如果在雪崩状态下双极晶体管成为接通状态，那 么较大的电流在半导体装置流动，因此可能会破坏半导体装置。
[0127] 对此，通过设置ρ型半导体区域13,可以降低流动至栅极绝缘层30附近的空穴的 量。因此，可以在Ρ型基极区域14中η +型源极区域15附近的区域降低电压降。因此，当 在ρ型半导体区域12上设置有η +型源极区域15时，可以降低双极晶体管产生锁定的可能 性。也就是说，根据本实施方式的半导体装置，可以使用栅极绝缘层30、栅极电极31及绝缘 层32作为掩膜来容易地形成η +型源极区域15,并且降低半导体装置产生破坏的可能性。
[0128] 因为ρ型半导体区域13不会完全空乏化，所以可能会对半导体装置1的耐压造成 影响。为了降低Ρ型半导体区域13对利用超级结构造所获得的耐压造成的影响，理想的是 Ρ型半导体区域13的厚度Τρ为ρ型半导体区域12在Ζ方向上的厚度T s]的1/10以下。通 过将Tp设为T s]的1/10以下，可以使ρ型半导体区域13对半导体装置1的耐压造成的影 响为大致10%以下。
[0129] 栅极电极31延伸的方向只要相对于η型半导体区域11及ρ型半导体区域12延 伸的方向交叉即可，最理想为相对于η型半导体区域11及ρ型半导体区域12延伸的方向 为垂直。栅极电极31沿相对于η型半导体区域11及ρ型半导体区域12延伸的方向而垂 直的方向延伸，由此可以降低栅极电极31与η型半导体区域11的对向面积。结果，可以 降低半导体装置1中的栅极-漏极间的反馈电容C_，提升半导体装置1的切换速度。
[0130] (第1实施方式的第1变化例）
[0131] 使用图15及图16对第1实施方式的第1变化例的半导体装置la进行说明。
[0132] 图15是表示第1实施方式的第1变化例的半导体装置la的一部分的立体剖视图。
[0133] 图16是表示第1实施方式的第1变化例的半导体装置la的另一部分的立体剖视 图。
[0134] 在图16中，省略栅极绝缘层30、栅极电极31、绝缘层32及源极电极41。
[0135] 半导体装置la例如在具有ρ型半导体区域18方面与半导体装置1不同。ρ型半 导体区域18设置于ρ型半导体区域13上。ρ型半导体区域18在X方向，被η型半导体 区域11分割为多个。Ρ型半导体区域18的下端在Ζ方向上的位置处于栅极绝缘层30在 Z方向上的位置与P型基极区域14的下端在Z方向上的位置之间。也就是说，p型半导体 区域18在Y方向，被p型基极区域14分割为多个。
[0136] p型半导体区域18的p型杂质浓度例如为p型半导体区域12的p型杂质浓度 以下。但是，P型半导体区域18的p型杂质浓度可高于p型半导体区域12的p型杂质浓 度，也可以低于P型半导体区域13的p型杂质浓度。
[0137] 在本变化例中，p型半导体区域13的Z方向的厚度及p型半导体区域13中的p型 杂质浓度也可以设计为不会使P型半导体区域13空乏化。
[0138] 此处，使用图17对本变化例中的p型半导体区域13的厚度Ta进行说明。
[0139] 图17是表示第1实施方式的第1变化例的半导体装置la中的p型半导体区域 12及p型半导体区域13的详细内容的示意图。更具体来说，图17中的左图是将图15的 P型半导体区域12及p型半导体区域13附近放大的截面图。图17中的右图表示左图的 A-A'线上的各位置处的p型杂质浓度。
[0140] 厚度Tp可以为从p型半导体区域12与p型半导体区域13的交界到p型半导体 区域13与ρ型半导体区域18的交界的Ζ方向上的距离。例如，可以将在Α-Α'线上，在从 Ρ型半导体区域12朝着ρ型半导体区域13的方向，超过部分Ρ3中的ρ型杂质浓度30%以 上的点视为Ρ型半导体区域12与ρ型半导体区域13的交界。并且，可以将在从ρ型半导 体区域13朝着ρ型半导体区域18的方向，ρ型杂质浓度降低且具有与部分Ρ3中的杂质浓 度相同的杂质浓度的部分视为Ρ型半导体区域13与ρ型半导体区域18的交界。部分Ρ3 是在Ρ型半导体区域12的X方向及Υ方向位于中央的部分。
[0141] 如果厚度Τρ厚于根据式（1)所获得的厚度Ta，那么可以降低ρ型半导体区域13在 半导体装置1的从接通状态向断开状态的切换动作时完全空乏化的可能性。
[0142] 当使用本变化例时，也与第1实施方式同样地可以降低接通电阻，并且降低在雪 崩状态下半导体装置产生破坏的可能性。
[0143] (第1实施方式的第2变化例）
[0144] 使用图18及图19对第1实施方式的第2变化例的半导体装置lb进行说明。
[0145] 图18是表示第1实施方式的第2变化例的半导体装置lb的一部分的立体剖视图。
[0146] 图19是表示第1实施方式的第2变化例的半导体装置lb的另一部分的立体剖视 图。在图19中，省略栅极绝缘层30、栅极电极31、绝缘层32及源极电极41。
[0147] 在半导体装置lb中，p+型半导体区域13中的ρ型杂质浓度为ρ +型接触区域16 中的P型杂质浓度以上。或者，P+型半导体区域13的P型杂质浓度可以在高于P型基极区 域14的ρ型杂质浓度的范围内，低于p +型接触区域16的ρ型杂质浓度。在半导体装置lb 中，可以不经由P型基极区域14及p+型接触区域16而将空穴从ρ +型半导体区域13向源 极电极41排出地，设置p+型半导体区域13。
[0148] 如图19所示，ρ型基极区域14、n+型源极区域15及ρ +型接触区域16仅设置于 η型半导体区域11上。在半导体装置lb中，因为ρ +型半导体区域13与源极电极41电连 接，所以也可以不设置P+型接触区域16。
[0149] 当使用本变化例时，也与第1实施方式同样地可以降低接通电阻，并且降低在雪 崩状态下半导体装置产生破坏的可能性。
[0150] (第2实施方式）
[0151] 使用图20及图21对第2实施方式的半导体装置2进行说明。
[0152] 图20是表示第2实施方式的半导体装置2的一部分的立体剖视图。
[0153] 图21是表示第2实施方式的半导体装置2的另一部分的立体剖视图。在图21中， 省略栅极绝缘层30、栅极电极31、绝缘层32及源极电极41。
[0154] 半导体装置2例如在进而具有n+型半导体区域19方面与半导体装置1不同。关 于半导体装置2中的n +型半导体区域19以外的构造，可以采用与半导体装置1相同的构 造。
[0155] n+型半导体区域19例如在Y方向设置有多个，且各个η +型半导体区域19沿X方 向延伸。η+型半导体区域19的一部分位于η型半导体区域11上，η +型半导体区域19的 另一部分位于Ρ型半导体区域13上。各个η+型半导体区域19设置于在Υ方向相邻的ρ型 基极区域14之间。也就是说，η +型半导体区域19与ρ型基极区域14的至少一部分在Υ方 向重叠。
[0156] η+型半导体区域19的下端在Ζ方向上的位置处于栅极绝缘层30在Ζ方向上的位 置与Ρ型基极区域14的下端在Ζ方向上的位置之间。η +型半导体区域19的下端在Ζ方向 上的位置例如与Ρ型半导体区域13与η+型半导体区域19的ρη接面在Ζ方向上的位置相 等。Ρ型基极区域14的下端在Ζ方向上的位置例如与η型半导体层10与ρ型基极区域14 的ρη接面在Ζ方向上的位置相等。
[0157] 在半导体装置2中，η+型源极区域15与η +型半导体区域19 一起沿X方向延伸。 因此，当对漏极电极40施加相对于源极电极41为正的电压，对栅极电极31施加阈值以上 的电压时，在η +型源极区域15与η +型半导体区域19之间形成向X方向扩展的通道。电子 从η+型源极区域15流动至η型半导体区域11上及ρ型半导体区域13上的η +型半导体 区域19,且通过该通道流、η型半导体区域11流动至漏极电极40。
[0158] 另一方面，在半导体装置1中，未在ρ型半导体区域13上设置η型半导体区域。因 此，在η +型源极区域15与η型半导体区域11之间形成在X方向相互分离的多个通道。
[0159] 因此，根据半导体装置2,与半导体装置1相比，可以扩展X方向上的通道的长度， 可以进一步降低半导体装置的接通电阻。
[0160] 在本实施方式中，ρ型半导体区域13也不会完全空乏化。因此，根据本实施方式， 当在Ρ型半导体区域13上设置η +型半导体区域19时，也降低ρ型半导体区域13与η +型 半导体区域19的ρη接面中的电场强度，降低半导体装置产生破坏的可能性。
[0161] (第3实施方式）
[0162] 使用图22~图24对第3实施方式的半导体装置3进行说明。
[0163] 图22是表示第3实施方式的半导体装置3的一部分的立体剖视图。
[0164] 图23是表示第3实施方式的半导体装置3的另一部分的立体剖视图。
[0165] 图24是沿包含图23的Α-Α'线的Χ-Υ面的截面图。
[0166] 在图23中，省略栅极绝缘层30、栅极电极31、绝缘层32及源极电极41。
[0167] 半导体装置3例如在还具有ρ+型半导体区域20方面与半导体装置1不同。关于 半导体装置3中的ρ +型半导体区域20以外的构造，可以采用与半导体装置1相同的构造。
[0168] 如图23所示，ρ+型半导体区域20在Ζ方向设置于ρ型基极区域14的一部分与 η型半导体区域11的一部分之间。ρ+型半导体区域20在X方向设置于η型半导体区域 11的一部分与η型半导体区域11的另一部分之间。
[0169] ρ+型半导体区域20的ρ型杂质浓度例如与ρ +型接触区域16的ρ型杂质浓度相 等。但是，Ρ+型半导体区域20的ρ型杂质浓度在高于ρ型基极区域14的ρ型杂质浓度的 范围内，可以低于Ρ +型接触区域16的ρ型杂质浓度，也可以高于ρ +型接触区域16的ρ型 杂质浓度。
[0170] 如图24所示，ρ+型半导体区域20在X方向及Υ方向设置有多个。ρ+型半导体区 域20的至少一部分在X方向设置于ρ型半导体区域13的一部分彼此之间。也就是说，ρ + 型半导体区域20的至少一部分在X方向与ρ型半导体区域13的一部分重叠。ρ+型半导体 区域20可以与ρ型半导体区域13分离来设置，也可以与ρ型半导体区域13 -体地设置。
[0171] ρ+型半导体区域20的至少一部分在X方向上的位置与ρ+型接触区域16的至少一 部分在X方向上的位置相同。而且，Ρ +型半导体区域20的至少一部分在Υ方向上的位置也 与Ρ+型接触区域16的至少一部分在Υ方向上的位置相同。也就是说，ρ +型半导体区域20 的至少一部分设置于Ρ+型接触区域16的至少一部分的正下方。
[0172] ρ+型接触区域16的一部分例如在Ζ方向设置于η +型源极区域15的至少一部分 与Ρ+型半导体区域20的至少一部分之间。ρ +型接触区域16与ρ +型半导体区域20可以一 体地设置。也就是说，可以设置从Ρ型基极区域14的表面贯穿ρ型基极区域14而到达至 η型半导体区域11的1个ρ +型半导体区域。
[0173] 通过设置ρ+型半导体区域20,当半导体装置为雪崩状态时，与其他半导体区域相 比，可以在ρ +型半导体区域20产生更多的电离。因为ρ +型半导体区域20设置于ρ型基极 区域14的下方，所以在ρ+型半导体区域20中产生的空穴穿过ρ型基极区域14,从ρ +型接 触区域16向源极电极41排出。
[0174] 因此，根据本实施方式，与第1实施方式相比，可以进一步降低通过栅极绝缘层30 的附近的空穴的量。
[0175] 设置ρ+型半导体区域20,且ρ +型接触区域16的一部分在Ζ方向设置于η +型源极 区域15的至少一部分与ρ+型半导体区域20的至少一部分之间，由此可以进一步降低寄生 双极晶体管发生锁定的可能性。其原因在于通过采用这种构成，可以使在Ρ型基极区域14 中η +型源极区域15附近的部分产生的电压降较小。
[0176] 关于以上所说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例 如可以使用SCM(scanning capacitance microscope，扫描式静电电容显微镜）来确认。各 半导体区域中的载子浓度可以视为与各半导体区域中活化的杂质浓度相等的浓度。因此， 所述各实施方式的说明中的杂质浓度可以替换为载子浓度。关于各半导体区域之间的载子 浓度的相对高低，也可以使用SCM来确认。
[0177] 并且，关于各半导体区域中的杂质浓度，例如可以使用SIMS(secondary ion mass spectrometry，二次离子质量分析法）来测量。
[0178] 以上，虽然例示了本发明的若干实施方式，但所述多个实施方式作为例子提出，并 不意欲限定发明的范围。所述多个新颖的实施方式可以其他各种形态实施，在不脱离发明 主旨的范围内可以进行各种省略、置换、变更等。所述多个实施方式或其变化例包含于发明 的范围或主旨，并且包含于权利要求所记载的发明及其均等范围。并且，所述各实施方式可 以相互组合来实施。
【主权项】
1. 一种半导体装置，其特征在于包括： 第1导电型的多个第1半导体区域，各个所述第1半导体区域沿第1方向延伸，且所述 多个第1半导体区域沿与所述第1方向正交的第2方向排列； 第2导电型的多个第2半导体区域，各个所述第2半导体区域沿第1方向延伸，且所述 多个第1半导体区域与所述多个第2半导体区域在所述第2方向交替地设置； 第2导电型的第3半导体区域，设置于所述第2半导体区域上，且所述第3半导体区域 的第2导电型的杂质浓度高于所述第2半导体区域的第2导电型的杂质浓度； 第2导电型的第4半导体区域，设置于所述第1半导体区域上； 第1导电型的第5半导体区域，选择性地设置于所述第4半导体区域上；及 栅极电极，隔着栅极绝缘层而设于所述第4半导体区域上，且所述栅极电极沿第3方向 延伸，所述第3方向与包含所述第1方向及所述第2方向的面平行且与所述第1方向交叉。2. 根据权利要求1所述的半导体装置，其特征在于所述第4半导体区域及所述第5半 导体区域设置于所述多个第1半导体区域上及所述第3半导体区域上，且 所述第4半导体区域及所述第5半导体区域沿所述第3方向延伸。3. 根据权利要求2所述的半导体装置，其特征在于还包括设置于所述多个第1半导体 区域上及所述第3半导体区域上的第1导电型的第6半导体区域，且 所述第6半导体区域的第1导电型的杂质浓度高于所述第1半导体区域的第1导电型 的杂质浓度， 所述第6半导体区域的至少一部分在与所述第3方向正交的第4方向，隔着所述第4 半导体区域与所述第5半导体区域的至少一部分重叠。4. 根据权利要求1所述的半导体装置，其特征在于还包括第2导电型的第7半导体区 域，在与所述第1方向及所述第2方向正交的第5方向，设置于所述第1半导体区域的一部 分与所述第4半导体区域的一部分之间。5. 根据权利要求4所述的半导体装置，其特征在于所述第7半导体区域的至少一部分 与所述第3半导体区域的一部分在所述第2方向重叠。6. 根据权利要求1所述的半导体装置，其特征在于还包括选择性地设置于所述第4半 导体区域上的第2导电型的第8半导体区域，且 所述第5半导体区域设置有多个， 所述多个第5半导体区域沿所述第4方向排列， 所述第8半导体区域的至少一部分设置于所述第5半导体区域的至少一部分彼此之 间。7. 根据权利要求1所述的半导体装置，其特征在于所述第3方向与所述第2方向相同。8. 根据权利要求1所述的半导体装置，其特征在于所述第3半导体区域在与所述第1 方向及所述第2方向正交的第5方向上的厚度T p、 基本电荷量q、 所述第3半导体区域中的第2导电型的杂质浓度Np、 所述第3半导体区域中所包含的半导体材料的介电常数ε、及 所述第3半导体区域中的临界电场Ε。 满足9. 根据权利要求1所述的半导体装置，其特征在于所述第3半导体区域的第2导电型 的杂质浓度低于所述第4半导体区域的第2导电型的杂质浓度。10. 根据权利要求1所述的半导体装置，其特征在于所述第5半导体区域的第1导电型 的杂质浓度高于所述第3半导体区域的第2导电型的杂质浓度，且高于所述第4半导体区 域的第2导电型的杂质浓度。11. 根据权利要求1所述的半导体装置，其特征在于所述第3半导体区域设置有多个， 且 各个所述第3半导体区域设置于相邻的所述第1半导体区域之间。12. -种半导体装置，其特征在于包括： 第1导电型的多个第1半导体区域，各个所述第1半导体区域沿第1方向延伸，且所述 多个第1半导体区域沿与所述第1方向正交的第2方向排列； 第2导电型的多个第2半导体区域，各个所述第2半导体区域沿第1方向延伸，且所述 多个第1半导体区域与所述多个第2半导体区域在所述第2方向交替地设置； 第2导电型的多个第3半导体区域，各个所述第3半导体区域设置于各个所述第2半 导体区域上，且各个所述第3半导体区域的第2导电型的杂质浓度高于各个所述第2半导 体区域的第2导电型的杂质浓度； 第2导电型的第4半导体区域，设置于所述多个第1半导体区域上及所述多个第3半 导体区域上，且所述第4半导体区域沿所述第2方向延伸； 第1导电型的第5半导体区域，选择性地设置于所述第4半导体区域上，且所述第5半 导体区域沿所述第2方向延伸；及 栅极电极，隔着栅极绝缘层而设置于所述第4半导体区域上，且所述栅极电极沿第2方 向延伸。
【文档编号】H01L29/06GK105932059SQ201510553381
【公开日】2016年9月7日
【申请日】2015年9月2日
【发明人】山下浩明, 小野升太郎, 浦秀幸, 志村昌洋
【申请人】株式会社东芝