用于减少结泄漏的掺杂的氧化锌和n-掺杂的利记博彩app
【专利摘要】本发明涉及用于减少结泄漏的掺杂的氧化锌和n-掺杂。一种半导体装置，包括衬底和在衬底上的包括掺杂的III-V材料的p掺杂层。n掺杂层形成于p掺杂层上，n掺杂层包括掺杂的III-V材料。接触界面层形成于n掺杂层上。接触界面层包括II-VI材料。接触金属形成于接触界面层上，以形成电子装置。
【专利说明】
用于减少结泄漏的掺杂的氧化锌和η-掺杂
技术领域
[0001]本发明涉及半导体装置和处理，更具体地，涉及采用掺杂的ZnO和η-掺杂以减少金属氧化物半导体装置中的结泄漏的半导体装置。
【背景技术】
[0002]采用III (族)-V(族)材料(诸如GaAs、IηΡ或InGaAs衬底)的场效应晶体管(FET)通常包括由相似材料组成的掺杂的源极区和漏极区。在一种常见结构中，II1-V FET包括由掺杂的I nGaAs (例如，η+1 nGaAs)形成的源极/漏极(S/D)区。对S/D区而言，η+1 nGaAs并不理想。在InGaAs nFET中，n+InGaAs S/D区有掺杂浓度低(例如，I X 1019cm—3)的问题。另外，在InGaAs S/D区中还存在相对高的结泄漏和高接触电阻。此外，形成工艺需要η+掺杂剂的图案化注入，这会增加工艺的时间和成本，并可能导致结损伤。
【发明内容】
[0003]根据本公开的一个实施例，提供了一种半导体装置，其包括衬底以及在衬底上的包括掺杂的II1-V材料的P掺杂层。η掺杂层形成于P掺杂层上，所述η掺杂层包括掺杂的II1-V材料。接触界面层形成于所述η掺杂层上。接触界面层包括I1-VI材料。接触金属形成于接触界面层上以形成电子装置。
[0004]根据本公开的一个实施例，提供了另一个半导体装置，其包括衬底、在衬底上的包括掺杂的II1-V材料的P掺杂层、以及形成于P掺杂层上的η掺杂层。η掺杂层包括掺杂的II1-V材料。接触界面形成于η掺杂层上或形成于η掺杂层中，所述接触界面包括η掺杂层的材料和I1-VI材料之间的反应产物层。接触金属形成于接触界面上以形成电子装置。
[0005]根据本公开的一个实施例，提供了一种用于形成半导体装置的方法，包括在衬底上形成包括掺杂的II1-V材料的P掺杂层;在P掺杂层上形成包括掺杂的II1-V材料的η掺杂层；以及在η掺杂层上形成接触界面层，所述接触界面层包括I1-VI材料。
[0006]通过下面结合附图对本发明的例示性实施例的详细说明，这些以及其它特征和优点将变得清晰。
【附图说明】
[0007]本公开将参照下列附图提供对优选实施例的详细说明，所述附图中:
[0008]图1是根据本公开的原理的具有I1-VI型材料(例如，ZnO)作为接触界面的部分制备的二极管的剖面图；
[0009]图2是根据本公开的原理的具有使用I1-VI型材料(例如，ZnO)形成的反应产物层作为接触界面的部分制备的二极管的剖面图；
[0010]图3是绘制了三个装置的装置电流密度(mA/cm2)对装置电压(伏特)的电流密度_电压曲线，其示出根据本公开的原理改进的电流泄漏特性。
[0011]图4是根据本公开的原理的部分制备的场效应晶体管(FET)的剖面图，其示出了在P掺杂层上形成栅极导体；
[0012]图5是根据本公开的原理的图4的部分制备的FET的剖面图，其示出通过相对于栅极导体的自对准注入在P掺杂层中形成η掺杂区而形成的源极和漏极(S/D)区；
[0013]图6是根据本公开的原理的图5的部分制备的FET的剖面图，其示出在栅极导体和S/D区上形成的I1-VI层；
[0014]图7是根据一个实施例的图6的部分制备的FET的剖面图，其示出在栅极导体上除去而在S/D区上保留的I1-VI层；
[0015]图8是根据另一个实施例的图7的部分制备的FET的剖面图，其示出在栅极导体和S/D区上除去I1-VI层但形成反应产物层；
[0016]图9是绘制了四个装置的装置电流密度(mA/cm2)对装置电压(伏特)的电流密度_电压曲线，示出根据本公开的原理的凭借通过添加形成于η掺杂层上的I1-VI材料而降低的η掺杂层的掺杂浓度而改进的电流泄漏特征；以及
[0017]图10是示出根据例示性实施例的用于形成半导体装置的方法的框图/流程图。
【具体实施方式】
[0018]根据本公开的原理，说明了采用η型掺杂半导体材料(例如，掺杂Al的ZnO(AZO))以及II1-V半导体材料以改进性能并解决常规结构的缺陷的电子装置、结构以及形成的方法。掺杂的ZnO(更具体地，η+的掺杂Al的Ζη0(Ζη0:Α1或AZO))提供了一种可以形成在源极区和漏极区或二极管中的有源层等上的材料。ZnO = Al具有与n+InGaAs相似的电子亲和能(?4.356￥-?4.46￥)(11+1116&48的电子亲和能为?4.56￥)。2110^1还可以具有更高的掺杂水平，例如能够获得上至大约5 X 12Vcm3的掺杂水平。ZnO = Al工艺与金属化工艺更兼容。
[0019]尽管ZnO= Al与金属材料更兼容，但在具有II1-V材料的金属氧化物半导体场效应晶体管(MOSFET)中使用Ζη0:Α1会是困难的，因为AZO没有沉积选择性，并且保形地覆盖侧壁(抗蚀剂或其它结构的侧壁)。另外，在以一个掩模进行多个图案化步骤期间使用AZO可能由于未与AZO对准而导致沟道断开。
[0020]在一个示例中，代替外延生长工艺以及图案化掺杂(例如，n+InGaAs)，可以使用原子层沉积(ALD)来形成Ζη0:Α1，然而可以采用其它工艺。这允许掺杂层受到较小的表面损伤。像Al这样的材料可以直接形成在ZnO上，并可以被退火以引起Al的扩散以对ZnO进行掺杂。在一个实施例中，在场效应晶体管上(FET)沉积AZO层，以用于在源极和漏极区(S/D区)(例如，InGaAs S/D区)上的选择性沉积。AZO层可以被剥去或者留在原位。来自AZO层的反应产物和/或AZO的层本身促使电流泄漏大大减少，并因而使FET的装置性能更优。根据本公开的原理，还提供了改进的二极管和其它结构。
[0021]应理解，将就给出的例示性架构对本发明进行说明；然而，在本发明的范围内，可以对其它架构、结构、衬底材料以及工艺特征和步骤进行改变。
[0022]还应理解，当元件(诸如层、区或衬底)被称为在另一元件“上”或“之上”时，该元件可以直接在该另一元件上或者也可以存在中间元件。相反，当元件被称为“直接”在另一元件“上”或“直接”在另一元件“之上”时，不存在中间元件。还应理解，当元件被称为与另一个元件“连接”或“親接”时，该元件可以直接连接或耦接到该另一个元件或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在中间元件。
[0023]根据本公开的原理的集成电路芯片的设计可以利用图形化计算机编程语言创建，并存储在计算机存储介质中(诸如，盘、带、物理硬盘或虚拟硬盘，诸如存储存取网络中的虚拟硬盘)。如果设计者不制造芯片或用于制造芯片的光刻掩模，则该设计者可以通过物理装置(例如，通过提供存储该设计的存储介质的拷贝)或电子地(例如，通过因特网)直接或间接向那些实体传输所得到的设计。所存储的设计继而转换成适当的格式(例如，GDSII)以用于制造光刻掩模，其通常包括要在晶片上形成的所涉及的芯片设计的多个拷贝。光刻掩模被用来定义晶片(和/或其上的层)将被蚀刻或以其它方式进行处理的区域。
[0024]本文所说明的方法可以用于制备集成电路芯片。所得到的集成电路芯片可以由制造者以原始晶片的形式(即，作为具有多个未封装芯片的单个晶片)作为裸片或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如具有附接于母板或者其它较高层级载体)的引脚的塑料载体)中、或者在多芯片封装(如陶瓷载体，其具有表面互连或者埋入的互连之一或者两者)中。在任何情况下，芯片然后与作为(a)中间产品(如母板)或者(b)最终产品的一部分的其它芯片、分立电路元件、和/或其它信号处理装置集成在一起。最终产品可以是包括集成电路芯片的任何产品，其范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
[0025]还应理解，将就所列出的元素，例如，InP、InGaAs、ZnO等，对材料复合物(compound)进行说明。这些复合物在复合物内可以包括不同比例的元素，例如InGaAs包括InxGai—xAs，其中x小于或等于I，或者ZnO包括ZnxO1-x，其中x小于或等于I，等等。另外，复合物中可以包括其它元素(诸如，例如Ζη0:Α1)，并仍然适用于本公开的原理。在本文，具有额外的元素的复合物将被称为合金。
[0026]在本说明书中，对本公开的原理的“一个实施例”或“实施例”以及其各种变型的引述意味着，结合该实施例所说明的特定特征、结构或特性被包括在本公开的原理的至少一个实施例中。因而，在说明书通篇的各个位置中出现的短语“在一个实施例中”或“在实施例中”以及任何其它变型不一定全部指的是同一实施例。
[0027]应理解，任何下列、“和/或”和“中的至少一个”的使用(例如，对于“A/B”、“A和/或B”和“A和B中的至少一个”的情况)旨在包含:只选择第一个所列出的选项(A)，或只选择第二个所列出的选项(B)，或两个选项都选(A和B)。另一个示例是，对于“A、B和/或C”以及“A、B和C中的至少一个”的情况，这样的短语旨在包含:只选择第一个所列出的选项(A)，或只选择第二个所列出的选项(B)，或只选择第三个所列出的选项(C)，或只选择第一个和第二个所列出的选项(A和B)，或只选择第一个和第三个所列出的选项(A和C)，或只选择第二个和第三个所列出的选项(B和C)，或三个选项都选(A、B和C)。对本领域及相关领域技术人员而言十分清晰的是，这可以扩展到列出了很多项的情况。
[0028]现在参照附图，附图中相似的附图标记表示相同或相似的项，首先参照图1，示出了根据一个例示性示例二极管30的剖面。二极管30包括衬底10、p掺杂层12和η掺杂层14。尽管根据本公开的原理说明和示出的结构特别适用于η型二极管，但是可以调整掺杂变化和掺杂材料以按照P型装置来实现本公开的原理。在一个实施例中，衬底10可以包括II1-V材料，诸如InP，然而也可以采用Si晶片或衬底以及其它材料。P掺杂层12可以包括P掺杂的II1-V层(P-)。在一个实施例中，可以采用InGaAs。
[0029]根据有用的实施例，对于η掺杂层14(n_)可以采用II1-V材料。η型层可以包括InGaAs(n-)或其它II1-V材料。在一个特别有用的实施例中，η型层14包括与p型层12相同的基体材料。
[0030]掺杂的接触界面层16包括高带隙I1-VI材料。高带隙材料具有大于约1.0eV并且优选大于2.0eV的带隙。界面层16优选包括ZnO，更具体地，包括通过原子层沉积(ALD)沉积的η+ZnO: Al，然而也可以采用其它形成工艺，例如金属有机化学气相沉积(MOCVD)、溅射、外延等。ALD工艺形成层16并对下面的层(包括层14)造成更小的表面损伤。
[0031]层14的载流子浓度(电子密度)可以在大约IX 116Cnf3至大约2 X 119Cnf3之间，并且对于层14中的η型掺杂剂而言优选为大约2\1017^11—3。11型掺杂剂可以包括31、66、3、丁6等。层12的载流子浓度(空穴密度)也可以在大约I X 116Cnf3至大约2 X 119Cnf3之间，并且对于层12中的P型掺杂剂而言优选为大约2\1017011—3。？型掺杂剂可以包括例如(:、211|、1%。
[0032]界面接触层16可以包括掺杂的η+掺铝氧化锌(ZnO:Al) (AZO)。层16可以包括大约在5nm至50nm之间的厚度，优选具有大约30nm的厚度。层16的载流子浓度(电子密度)可以在大约I X 1021cm—3至大约5 X 1021cm—3之间，并且对于掺Al的ZnO而言优选为大约3 X 121Cnf3，然而也可以采用其它η型掺杂剂，例如In、Ga、Cl、I等。
[0033]接触界面层16优选为η型(例如，ΑΖ0)。将接触界面层16添加到轻掺杂(η-)层14显著减少了二极管泄漏。接触界面层16可以是以In、Ga、Al掺杂剂重度η掺杂的ΖηΟ，或重度η掺杂的InGaZnO复合物。在一个实施例中，可以除去层16，而二极管32(图2)可以形成为不具有接触界面层。
[0034]η掺杂层14和接触界面层16优选为晶体形态。这包括单晶结构，并且可以包括多晶结构或其它晶体结构(微米晶体、纳米晶体等)。然而，层16的AZO材料还可以包括非晶相。在一个实施例中，层16的ZnO是非晶的。下面的层(例如，P掺杂层12和衬底10)也优选为晶体，但是也可以包括其它相。
[0035]接触件18形成在层16上。由于使用了层16，接触件18比起常规装置而言可以包括范围更广的材料。例如，二极管30可以包括金属接触件，例如，Al和/或Au，单独的或以双层结构结合的。可以在层16上放置Al衬里，然后放置高导电性材料(诸如Au或Pt)。还构思了其它金属或金属的组合。接触件18的铝可以用于掺杂ΖηΟ。该Al可以通过退火(例如，在诸如Ar、N2、H2等惰性气体环境中，处于400-450摄氏度)增加AZO中的掺杂。
[0036]参照图2，示出了根据另一个示例性示例的另一个二极管32的剖面。二极管32包括衬底10、p掺杂层12和η掺杂层14。尽管根据本公开的原理说明和示出的结构特别用于η型二极管，但是也可以调整掺杂变化和掺杂材料来以P型装置实现本公开的原理。在一个实施例中，衬底10可以包括II1-V材料，诸如InP、Si或其它适合的材料。P掺杂层12可以包括II1-V材料，更具体地，包括P掺杂InGaAs层，然而可以采用其它II1-V材料。
[0037]根据有用的实施例，对η型层14可以采用II1-V材料。反应产物层20形成于η型层14上。反应产物层20通过在层14上施加η型材料(例如，高带隙I1-VI材料)来形成，并且可以包括ZnO、铟锡氧化物(I TO)等，并优选包括通过ALD或其它工艺(例如，MOCVD、溅射、外延等)沉积的η+ΖηΟ: Al。沉积的η型材料可以包括上至大约10nm的厚度。反应产物层20可以包括InGaZnO或其它合金。通过沉积并且然后通过蚀刻或其它工艺除去η型材料(例如，层14的InGaAs上的ZnO层(未示出))来形成反应产物层20。可以采用退火工艺(例如，在诸如Ar、N2、H2等惰性气体环境中，处于400-450摄氏度)来驱入反应产物。反应产物层20可以包括大约I nm至大约30nm之间的厚度。
[0038]接触件18形成于反应产物层20之上。接触件18可以包括例如单个结构或双层结构的金属接触件，并且可以包括例如Al和/或Au 衬里可以放置在反应产物层20上，然后放置高导电性材料(诸如Au或Pt)。还构思了其它金属或金属的组合。
[0039]参照图3，电流密度-电压曲线绘制了三个装置的装置电流密度(mA/cm2)对装置电压(伏特)。此情形中，泄漏电流通过负电压下的电流密度的量来量化。一个曲线40与包括在衬底上具有P-1nGaAs层(p_)并且在p-1nGaAs层上具有n-1nGaAs层(n_)的InP衬底的装置相对应。形成于η-1nGaAs层上的金属接触件包括Ti/Pd/Au^-1nGaAs层具有大约2 X 118CnT3的掺杂剂浓度。此结构(曲线40)是常规结构，并且被提供以与由曲线42和44所例示的根据本公开的原理的二极管结构作比较。
[0040]曲线42示出了具有图1中所说明的具有形成于n-1nGaAs层上的ΑΖ0(η+Ζη0:Α1)层的结构的二极管。η-1nGaAs层具有大约2X 118Cnf3的掺杂剂浓度。曲线44示出了具有图2中所说明的于η-1nGaAs层上形成有ΑΖ0(η+Ζη0: Al)层并然后ΑΖ0(η+Ζη0: Al)层被除去(剥去)以留下反应产物层的结构的二极管。η-1nGaAs层具有大约2 X 118Cnf3的掺杂剂浓度。从曲线图可以看出，比起曲线40中的常规结构的电流密度，根据本公开的原理的二极管(曲线42和曲线44)表现出了电流密度(电流泄漏)的显著减小。
[0041]参照图4-8，描述了根据本公开的原理的用于形成场效应晶体管(FET)的工艺步骤。此处就FET说明的步骤也可应用于根据本公开的原理的二极管和其它结构。
[0042]参照图4，示出了根据一个例示性示例的部分制备的场效应晶体管(FET)IlO的剖面。FET 110包括衬底112、p掺杂层114和栅极导体116。通过形成栅极电介质117(例如，Η??2、Α1203或其它高介电常数材料，和/或绝缘层)来对FET 110进行加工处理。然后形成栅电极116。栅电极116可以包括任何适合的高导电性材料(例如，01、0^11^8等)。栅极导体116和电介质117被图案化以形成栅极堆叠或栅极结构119。栅极结构119可以包括侧壁间隔物121和/或本领域已知的其它结构。尽管根据本公开的原理说明和示出的结构特别用于nFET，但是可以调整掺杂变化和掺杂材料来以pFET装置来实现本公开的原理。
[0043]在一个实施例中，衬底112可以包括II1-V晶片、硅材料或其它适合的材料或晶片。P掺杂层114可以包括P掺杂InGaAs层，然而可以采用其它II1-V材料。
[0044]参照图5，通过将掺杂剂注入到层114中以相对于栅极导体116选择性地形成源极和漏极(S/D)区118。在一个实施例中，注入以形成区118的掺杂剂包括S1、Ge、S、Te，然而可以采用其它掺杂剂。S/D区118的掺杂剂浓度可以在大约I X 1016cm—3至大约5 X 1019cm—3之间，并且优选为大约SXlO18Cnf3t3S/!)区118中的掺杂剂可以通过退火或其它已知的激活方法来激活。
[0045]参照图6，I1-VI材料120沉积在S/D区118上和栅极堆叠(导体116、电介质117、间隔物121等)上。具体地，用于材料120的η型材料包括高带隙材料，诸如ZnO或其合金。ZnO可以以匹配的功函数普遍地施加到II1-V材料(例如，S/D区118)。材料120优选具有大约2eV或更大的带隙。
[0046]ZnO中的η掺杂的范围上至2原子百分比(例如，?5 X 1021/cm3) JnO掺杂剂可以包括Al、Ga、In、Cl、1等，其中Al是优选的。ZnO可以通过一个或多个下列工艺沉积或生长:夕卜延、溅射、ALD和皿)00)。2110优选包括通过40)沉积的11+2110:41(^0)工艺在3/1)区118上形成材料120，以对S/D区118造成较小的表面损伤。材料120的载流子浓度(电子密度)可以在大约IX 1021cm—3至大约5 X 1021cm—3之间，并且对于掺铝氧化锌(ZnO: Al) (AZO)优选为大约3.0 X1021cm-3。
[0047]η型材料120(例如，Ζη0:Α1)优选为晶体形态。这包括单晶结构，并且可以包括多晶结构或其它晶体结构(微米晶体、纳米晶体等)。然而，层120的AZO材料也可以包括非晶相。在一个实施例中，层120的ZnO是非晶的。下面的层118也优选为晶体，但是可以包括其它相。
[0048]参照图7，η型材料120被从栅极堆叠119除去。这可以包括:图案化抗蚀剂或其它类型的掩模并且蚀刻栅极堆叠119上的材料，而材料120保留在S/D区118上以形成接触界面层122。工艺继续以穿过介电材料在S/D区118上形成接触(见例如图1和图2)，如本领域已知的。接触可以包括例如Al和Au的双层的金属接触件。Al衬里可以放置在接触界面层122上，然后放置高导电性材料(诸如Au或Pt)。还构思了其它金属或金属的组合。Al(或其它金属层)可以用作用于掺杂或进一步掺杂所述接触界面层122的掺杂剂源。可以执行退火工艺来促进以来自接触界面层122的掺杂剂掺杂S/D区118或促进用接触金属掺杂接触界面层122。工艺继续以完成装置110。
[0049]参照图8，在另一个实施例中，η型材料120(优选Ζη0:Α1)被从栅极堆叠119和S/D区118除去。这可以包括蚀刻在栅极堆叠119和S/D区118上的材料120。反应产物区(一个或多个)/接触界面124形成并保留在S/D区118上和S/D区118中以形成接触界面。工艺继续以穿过介电材料在S/D区118上形成接触(见例如图1和图2 )，如本领域已知的。接触可以包括例如Al和Au的双层的金属接触件。Al衬里可以放置在接触界面124上，然后放置高导电性材料(诸如Au或Pt)。还构思了其它金属或金属的组合。Al(或其它金属层)可以用作用于掺杂或进一步掺杂接触界面124的掺杂剂源。
[0050]可以在层120存在时执行退火工艺(例如，在诸如Ar、N2、H2等惰性气体环境中，处于400-450摄氏度)以促进反应产物层124的形成，或者在层120已经被剥去之后执行退火工艺(例如，在诸如Ar、N2、H2等惰性气体环境中，处于400-450摄氏度)以驱入层120的原子。在特别有用的实施例中，S/D区118包括η掺杂的InGaAs，而材料120包括11+2110。在这样的实例中，反应产物层124包括n+InGaZnO。反应产物区124包括η+掺杂剂以在S/D区118中或在S/D区118上形成η+掺杂区。反应产物区124可以包括大约Inm至大约30nm之间的厚度。
[0051]在其它实施例中，可以形成反应产物区124并保留层122。在图4-8所说明的实施例中，S/D区可以包括大约I X 116Cnf3至大约2 X 119Cnf3的掺杂浓度。尽管构思了其它掺杂浓度，但发明人已经发现，较低掺杂浓度显著减少了 pn结装置(包括晶体管装置和二极管)的装置泄漏，如将要说明的。
[0052]参照图9，电流密度-电压曲线图绘制了四个装置的装置电流密度(mA/cm2)对装置电压(伏特)的电流密度-电压曲线，其示出在具有AZO或不具有AZO的情况下η型掺杂对二极管性能的影响。泄漏电流通过此情形中的负电压下的电流密度的量来量化。一个曲线202与包括在衬底上具有P-1nGaAs层(ρ_)并且在p-1nGaAs层上具有n+InGaAs层的InP衬底的装置相对应。形成于n+InGaAs层上的金属接触件包括Ti/Pd/Aiun+InGaAs层具有大约2 X 119Cm一3的掺杂剂浓度。此结构被提供以与曲线204所示的具有AZO的二极管结构作比较。
[0053]曲线204与包括在衬底上具有p-1nGaAs层(p_)并且在p-1nGaAs层上具有n+InGaAs层的InP衬底的装置相对应。形成于n+InGaAs层上的金属接触包括AZO^+InGaAs层具有大约2 X 1019cm—3的掺杂剂浓度。曲线204的结构提供与曲线202所示的电流泄漏可比的电流泄漏。
[0054]曲线206与包括在衬底上具有p-1nGaAs层(P-)并且在p-1nGaAs层上具有n-1nGaAs层(n_)的InP衬底的装置相对应。形成于n-1nGaAs层上的金属接触件包括Ti/Pd/Aiun-1nGaAs层具有大约2 X 1017cm—3的掺杂剂浓度。
[0055]曲线208与包括在衬底上具有p-1nGaAs层(P-)并且在p-1nGaAs层上具有n-1nGaAs层(n_)的InP衬底的装置相对应。金属接触界面形成于n-1nGaAs层上并且包括ΑΖ0。]!-1nGaAs层具有2X 117Cnf3的掺杂剂浓度。利用AZO以及在S/D区中具有较低的η掺杂，曲线208的装置的电流泄漏至少比曲线206的装置的电流泄漏低三个数量级。另外，电流泄漏性能大幅优于包括AZO的较高掺杂的装置(曲线204)和较高掺杂的Ti/Pd/Au的装置(曲线
202) ο
[0056]参照图10，示出了根据例示性实施例形成半导体装置的方法。在一些替代的实现方式中，框中所标注的功能可以不按照图中所标注的顺序发生。例如，连续的两个框实际上可以基本上同时被执行，或者框有时可以按照相反的顺序执行，这取决于涉及的功能。还应注意的是，框图和/或流程图例示的各个框、框图和/或流程图例示的各个框的组合，可以通过执行指定功能或动作的或者执行专用硬件和计算机指令的组合的基于专用硬件的系统来实现。
[0057]在框302中，在衬底上，例如，II1-V衬底、Si衬底、Ge衬底等上，生长或形成p掺杂层。P掺杂层优选包括II1-V材料。II1-V材料可以包括例如InP、InAs、AlAs、AlN、GaN、InN、AlP、GaP、InP、AlAs、GaAs、InAs 等，或者包括三元复合物，例如 InGaAs、AlGaAs 等。
[0058]在框304中，在P掺杂层上生长或形成η掺杂层。η掺杂层优选包括II1-V材料。II1-V材料可以包括例如 InP、InAs、AlAs、AlN、GaN、InN、AlP、GaP、InP、AlAs、GaAs、InAs 等，或者包括三元复合物，例如InGaAs、AlGaAs等。n掺杂层(n_)优选包括大约I X 1016cm—3至大约2 X119Cnf3之间的载流子浓度。
[0059]在框306中，在η掺杂层上形成接触界面。在一个实施例中，接触界面包括沉积的I1-VI材料。沉积工艺可以包括ALD、M0CVD，然而也可以采用其它工艺。I1-VI材料可以包括η+掺杂的ZnO(例如，ZnO: Al )，然而也可以采其它适合的材料(例如，ITO)。
[0060]I1-VI材料(诸如，ZnO或ΙΤ0)还可以通过采用溅射、外延生长等形成于η掺杂层上。η掺杂层被形成为具有(或将被处理为具有)大约I X 116Cnf3至大约2 X 1019cm—3之间的载流子浓度，优选为大约IIXlO17Cnf3t3ALD是优选的并且对下面的层造成最小的表面损伤。
[0061]在框308中，I1-VI材料可以保留在η掺杂区上。I1-VI材料将在装置的最终结构中被采用。可以执行可选的退火。
[0062]在框310中，接触界面被退火以在η掺杂层和I1-VI材料之间形成反应产物层。这可以用于形成接触界面或改善装置特性。例如，退火工艺可以包括在大约200摄氏度至大约600摄氏度之间持续少于I分钟的快速热退火(RTA)。在一个实施例中，RTA包括持续大约30秒钟的300摄氏度的退火。还可以采用其它退火工艺，例如，在诸如六^犯、!12等惰性气体环境中的400-450摄氏度的退火。如果退火要形成金属界面层，那么可选地在退火之后除去I1-VI材料。I1-VI材料可以在装置的最终结构中被采用。
[0063]在另一个实施例中，在框312中，除去(剥去)了I1-VI材料。反应产物层保留(具有或不具有I1-VI层)，并且可以包括来自I1-VI层和η掺杂层的材料的混合。例如，η掺杂层可以包括InGaAs，而I1-VI材料可以包括ΖηΟ，然后反应产物层可以包括η+掺杂的InGaZnO。在剥去之前可以执行可选的退火工艺(例如，在诸如Ar、N2、H2等惰性气体环境中，处于400-450摄氏度)，以促进反应产物区的形成。
[0064]在框314中，形成一个或多个接触层。接触层可以包括形成于I1-VI材料或反应产物层上的铝接触层。铝接触层可以是与沉积于其上的其它金属的双层的一部分。接触层可以用作下面的层的掺杂剂源。
[0065]在框316中，可以对所述结构进行图案化或进一步处理以形成装置。所述装置可以包括晶体管、二极管等。进一步处理可以包括形成金属化等。
[0066]虽然已经说明了利用掺杂的氧化锌和η-掺杂以减少结泄漏的优选实施例(旨在例示，而非限制)，但是应注意，在上述教导的启示下，本领域技术人员可以做出修改和变型。因此应理解，，可以对所公开的特定实施例进行改变，这也在如所附权利要求所限定的本发明的范围内。虽然已经详细地并特别按照专利法的要求说明了本发明的诸方面，但是所要求和期望保护的内容在所附权利要求书中提出。
【主权项】
1.一种半导体装置，包括: 衬底； 在所述衬底上的P掺杂层，其包括掺杂的II1-V材料； η掺杂层，形成于所述P掺杂层上，所述η掺杂层包括掺杂的II1-V材料； 接触界面层，形成于所述η掺杂层上，所述接触界面层包括I1-VI材料；以及 接触金属，形成于所述接触界面层上，以形成电子装置。2.根据权利要求1所述的半导体装置，其中所述接触界面层包括通过原子层沉积而沉积的或者通过金属有机化学气相沉积而外延生长的掺杂的ΖηΟ。3.根据权利要求1所述的半导体装置，其中所述η掺杂层包括在大约IX 116Cnf3至大约2X 119Cnf3之间的载流子浓度。4.根据权利要求1所述的半导体装置，其中所述接触界面层包括η+掺杂的ΖηΟ。5.根据权利要求1所述的半导体装置，其中所述η掺杂层形成场效应晶体管的源极区和漏极区。6.根据权利要求1所述的半导体装置，其中所述η掺杂层与所述P掺杂层一起形成二极管结。7.根据权利要求1所述的半导体装置，其中所述η掺杂层和所述P掺杂层包括InGaAs。8.—种半导体装置，包括: 衬底； 在所述衬底上的P掺杂层，包括掺杂的II1-V材料； η掺杂层，形成于所述P掺杂层上，所述η掺杂层包括掺杂的II1-V材料； 接触界面，形成于所述η掺杂层上或所述η掺杂层中，所述接触界面包括所述η掺杂层的材料和I1-VI材料之间的反应产物层；以及 接触金属，形成于所述接触界面上，以形成电子装置。9.根据权利要求8所述的半导体装置，其中所述反应产物层包括η+掺杂剂。10.根据权利要求8所述的半导体装置，其中所述η掺杂层包括在大约IX 116Cnf3至大约2 X 119Cnf3之间的载流子浓度。11.根据权利要求8所述的半导体装置，其中所述接触界面包括η+掺杂的ZnO合金。12.根据权利要求8所述的半导体装置，其中所述η掺杂层形成场效应晶体管的源极区和漏极区。13.根据权利要求8所述的半导体装置，其中所述η掺杂层与所述P掺杂层一起形成二极管结。14.根据权利要求8所述的半导体装置，其中所述η掺杂层和所述P掺杂层包括InGaAs。15.—种用于形成半导体装置的方法，包括: 在衬底上形成包括掺杂的II1-V材料的P掺杂层； 在所述P掺杂层上形成包括掺杂的II1-V材料的η掺杂层；以及 在所述η掺杂层上形成接触界面层，所述接触界面层包括I1-VI材料。16.根据权利要求15所述的方法，其中所述η掺杂层包括在大约IX 116CnT3至大约2Χ119Cnf3之间的载流子浓度。17.根据权利要求15所述的方法，还包括: 对所述接触界面层进行退火以在所述η掺杂层和所述接触界面层之间形成反应产物层；以及 除去所述接触界面层。18.根据权利要求17所述的方法，其中所述反应产物层包括η+掺杂剂。19.根据权利要求17所述的方法，其中所述反应产物层包括ZnO合金。20.根据权利要求15所述的方法，其中所述接触界面层包括η+掺杂的ΖηΟ。
【文档编号】H01L29/78GK105895674SQ201610080926
【公开日】2016年8月24日
【申请日】2016年2月5日
【发明人】J·P·德索扎, K·E·弗格尔, J·吉姆, S·L·马瑞尔, D·K·萨达纳
【申请人】国际商业机器公司