半导体器件制造方法及半导体器件的利记博彩app

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【专利摘要】本发明涉及半导体器件制造方法及半导体器件。为了提高半导体器件的性能，将p型杂质离子注入到在p型半导体衬底上方外延生长的n型半导体膜的一个区域中，并且不将p型杂质离子注入到n型半导体膜的相邻于其中离子注入p型杂质的区域的区域中。这样，形成了由其中引入p型杂质的区域构成的p-型漂移层，以及由其中未引入p型杂质的区域构成的n-型半导体区。
【专利说明】半导体器件制造方法及半导体器件
[0001 ]相关申请的交叉参考
[0002]2015年2月16日提出的日本专利申请N0.2015-027266的公开包括说明书、附图和摘要，通过引用的方式将其作为整体合并于此。
技术领域
[0003]本发明涉及一种半导体器件。尤其是，本发明适用于例如一种包括垂直型金属绝缘体半导体场效应晶体管(MISFET)的半导体器件。
【背景技术】
[0004]用允许大电流流动的具有高工作电压的场效应晶体管(FET)或者所谓的功率晶体管代表的功率器件被广泛地用于信息设备、家用电器、车载设备等的电源，以及用于电机驱动装置。用于此类应用的功率晶体管要求降低导通电阻。
[0005]沟槽栅型垂直MISFET称为功率晶体管。沟槽栅型垂直MISFET是在形成在半导体衬底中的凹槽或者沟槽中形成金属绝缘体半导体(MIS)结构的、其中电流在半导体衬底的厚度方向上流动的器件。此外，有通过使用具有超结结构的沟槽栅型垂直MISFET来减少导通电阻的技术。超结结构是形成在垂直MISFET的漂移层中的结构，其中形成了与漂移层的极性相反的柱状半导体区。这种结构可以有助于增加源-漏极击穿电压。结果，能够改善在减少导通电阻和提高源-漏极击穿电压之间的平衡。
[0006]日本未审专利申请公开(PCT申请的译本)N0.2013-503491 (专利文献I)和N0.2013-503492(专利文献2)，公开了一种在超结沟槽型功率金属氧化物半导体场效应晶体管中具有类型I掺杂剂的第一和第二柱以及类型2掺杂剂的柱的技术。

【发明内容】

[0007]例如，在包括在诸如电动车辆系统的电子系统中的逆变器中，类似于高侧MISFET，可使用η沟道MISFET作为低侧MISFET。在这种情况下，为了使高侧η沟道MISFET转变为导通状态，必须施加高电位作为高侧η沟道MISFET的栅极电位。为此，为了使高侧η沟道MISFET的栅极电位增加到高于电源电位的电平，必须在逆变器的控制电路中提供电荷栗。结果，使逆变器的控制电路复杂化。
[0008]另一方面，如果使用P沟道MISFET作为高侧MISFET，则可以不提供电荷栗。然而，P沟道MISFET的导通电阻高于η沟道MISFET的导通电阻。因此，为了降低P沟道MISFET的导通电阻，优选使用具有超结结构的沟槽栅垂直MISFET。
[0009]然而，在P沟道沟槽栅垂直MISFET中形成超结结构是不容易的，且不能降低导通电阻。结果，降低了包括P沟道MISFET的半导体的性能。为此，难以使用P沟道MISFET作为高侧MISFET，并且难以在简化逆变器的控制电路的同时降低导通电阻。
[0010]从本说明书和附图的下面的描述，这些和其他目的和优势将变得明显。
[0011]根据本发明的一个实施例，提供了一种半导体器件制造方法，其中将P型杂质离子注入到在P型半导体衬底上方外延生长的η型半导体膜的第一区域中，并且不将P型杂质离子注入到η型半导体膜的第二区域中，第二区域相邻于第一区域。这样，形成了由其中引入P型杂质的第一区域构成的P型第一半导体区，以及由其中未引入P型杂质的第二区域构成的第二半导体区。
[0012]此外，根据另一实施例，半导体器件具有第一半导体区和第二半导体区。第一半导体区通过将P型杂质的离子注入到在P型半导体衬底上方外延生长的η型半导体膜的第一区域中形成。第二半导体区通过不将P型杂质的离子注入到η型半导体膜的第二区域中形成，第二区域相邻于第一区域。第一半导体区由其中引入P型杂质的第一区域构成。第二半导体区由其中未引入P型杂质的第二区域构成。
[0013]根据本发明的实施例，能提高半导体器件的性能。
【附图说明】
[0014]图1是使用实施例的半导体器件的电子系统的实例的电路框图；
[0015]图2是第一比较例的电子系统的电路图；
[0016]图3是示意性示出根据该实施例的半导体封装的实例的顶视图；
[0017]图4是示意性示出根据该实施例的半导体封装的实例的横截面图；
[0018]图5是其中形成该实施例的半导体器件的半导体芯片的平面图；
[0019]图6是其中形成该实施例的半导体器件的半导体芯片的平面图；
[0020]图7是根据该实施例的半导体器件的主要部分的横截面图；
[0021 ]图8是根据该实施例的半导体器件的主要部分的横截面图；
[0022]图9是示出根据该实施例的半导体器件的部分制造工艺的制造工艺流程图；
[0023]图10是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0024]图11是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0025]图12是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0026]图13是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0027]图14是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0028]图15是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0029]图16是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0030]图17是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0031 ]图18是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0032]图19是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0033]图20是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0034]图21是根据该实施例的半导体器件的制造工艺的主要部分的横截面图；
[0035]图22是根据第二比较例的半导体器件的主要部分的横截面图；
[0036]图23是根据第二比较例的半导体器件的制造工艺的主要部分的横截面图；
[0037]图24是根据第二比较例的半导体器件的制造工艺的主要部分的横截面图；
[0038]图25是根据第三比较例的半导体器件的主要部分的横截面图；
[0039]图26是根据第三比较例的半导体器件的制造工艺的主要部分的横截面图；以及
[0040]图27是根据第三比较例的半导体器件的制造工艺的主要部分的横截面图。
【具体实施方式】
[0041]在下面描述的实施例中，为方便起见，在需要时可将本发明的详细描述分为多个部分或实施例。然而，除非另有说明，这些部分或实施例并不是彼此无关的，并且一个是另一个的变化、细节或其补充说明的全部或部分。
[0042]此外，在下面描述的实施例中，当提到要素等的数量时，(包括件数、数值、数量、范围等)，要素的数量不限于特定的数字，除非另有说明，或者除原则上该数量明确限制于特定数字的情况以外。也可用大于或小于特定数字的数量。
[0043]此外，在下面描述的实施例中，不必说，部件(包括要素步骤等)不总是必不可少的，除非特别说明，或者除原则上该部件明确是不可缺少的情况以外。同样，在下面描述的实施例中，当提到部件的形状、位置关系或其他特征时，包括基本上与该形状或其它特征密切相关的或相似的那些形状和特征，除非另有说明，或者除原则上可相信明确不包括它们的情况以外。这同样适用于上述的数值和范围。
[0044]下面将参考附图描述本发明的典型实施例的细节。注意，在用于描述该实施例的所有附图中，相同或相似的部分用相同的参考数字标示，并将省略其重复的描述。
[0045]此外，在该实施例中所使用的一些附图中，为了使附图便于查看，即使它是横截面图，也可省略影线。同时，为了使附图便于查看，在某些情况下即使在平面图中，也可使用影线。
[0046]此外，在下面描述的实施例中，作为实例，假设半导体器件由垂直型金属氧化物半导体场效应晶体管(MOSFET)构成，该垂直型金属氧化物半导体场效应晶体管是一种垂直型MISFET。然而，该半导体器件也可由不同于垂直MOSFET的各种类型的垂直MISFET构成。
[0047]实施例
[0048]在下文中，将参考附图描述根据实施例的半导体器件。
[0049]在本实施例中，半导体器件由具有超结结构的P沟道沟槽栅垂直MOSFET构成，并将其用在诸如电动车辆系统的电子系统中。因此，首先，将描述其中使用本实施例的半导体器件的电子系统。将给出为何在这种电子系统中优选使用具有超结结构的P沟道沟槽栅垂直MOSFET的原因的描述。
[0050]〈使用半导体器件的电子系统的描述〉
[0051]图1是使用本实施例的半导体器件的电子系统的实例的电路框图。图2是第一比较例的电子系统的电路图。
[0052]如图1所示，作为使用本实施例的半导体器件的电子系统的电动车辆系统包括负载，诸如电动机MOT、逆变器INV、电源BAT、控制电路CTCI和控制电路CTC2。在这里，使用三相电动机作为电动机Μ0Τ。三相电动机被配置为，使其由具有不同相位的三相电压驱动。参考图5至8将要在下面描述的作为半导体器件的半导体芯片CHPl，或者参考图3和4将要在下面描述的作为半导体器件的半导体封装PKG，是逆变器INV的部件。
[0053]在图1示出的电动车辆系统中，电源BAT通过继电器RY和转换器CNV耦合到逆变器INV。因此，电源BAT的DC电压，S卩，DC电源，被供应到逆变器INV。由于转换器CNV介于电源BAT和逆变器INV之间，通过转换器CNV使电源BAT的DC电压升高或者将电源BAT的DC电压转换成适合电动机驱动的DC电压。然后，将DC电压供应到逆变器INV。继电器RY介于电源BAT和转换器CNV之间，以在电源BAT和转换器CNV之间的连接和断开之间进行切换。
[0054]控制电路CTCl包括例如其中安装了诸如微控制器单元(MCU)的控制半导体芯片的电子控制单元(ECU)。继电器RY和转换器CNV可通过控制电路CTCl来控制。
[0055]电动机MOT耦合到逆变器INV。通过逆变器INV，将从电源BAT通过转换器CNV供应到逆变器INV的DC电压或DC电力，转换成AC电压或AC电力。然后，将AC电压供应到电动机Μ0Τ。电动机MOT通过由逆变器INV供应的AC电压或AC电力来驱动。
[0056]在图1示出的电动车辆系统中，电动机MOT能驱动栗PMP以供应机油或燃料，或使制冷剂循环。
[0057]控制电路CTC2耦合到逆变器INV，使得逆变器INV通过控制电路CTC2来控制。换句话说，DC电压即DC电力从电源BAT供应到逆变器INV。通过由控制电路CTC2控制的逆变器INV，将DC电压转换成AC电压或AC电力。然后，将AC电压供应到电动机MOT以驱动电动机Μ0Τ。
[0058]类似于控制电路CTCl，控制电路CTC2也包括例如其中安装了诸如MCU的控制半导体芯片的ECU ο为了描述方便，示出有其中控制电路CTC2与控制电路CTCl分离提供的实例。然而，控制电路CTC2可与控制电路CTCl 一体形成。
[0059]在图1示出的实例中，电动机MOT是具有U相PHl、V相PH2和W相PH3的三相电动机。因此，逆变器INV也对应于U相PHl、V相PH2和W相PH3的三个相。对应于三个相，这种逆变器INV具有六个MOSFET 10和六个二极管DI。
[0060]注意，当电动机MOT是两相电动机时，逆变器INV具有四个MOSFET 10和四个二极管D10
[0061 ]在逆变器INV中，与电动机MOT的输入电位相比更处于电源电位VCC侧的被称为高侧。此外，与电动机MOT的输入电位相比更处于接地电位GND侧的被称为低侧。在图1示出的实例中，使用三个P沟道MOSFET 11作为高侧MOSFET 10，并且使用三个η沟道M0SFET12作为低侧M0SFET。然后，在本实施例中，使用包括在半导体芯片CHPl(参见下面描述的图5)中的MOSFET 11 (参见下面描述的图5)作为高侧P沟道MOSFET 11。
[0062]在图1示出的实例中，在U相PH1、V相ΡΗ2和W相ΡΗ3的三个相中的每个相中，P沟道MOSFET 11和二极管DI背靠背地耦合在电源电位和电动机MOT的输入电位之间，即在高侧上，其中电源电位通过转换器CNV从电源BAT供应到逆变器INV。此外，在U相PHl、V相PH2和W相PH3的三个相中的每个相中，η沟道型MOSFET 12和二极管DI背靠背地耦合在电动机MOT的输入电位和接地电位GND之间，即在低侧上。然后，将控制电路CTC2耦合到包括三个P沟道MOSFET 11和三个η沟道型MOSFET 12的六个MOSFET 10中的每一个的栅电极。这样，六个MOSFET 10中的每个都被控制电路CTC2控制。
[0063]通过使用控制电路CTC2控制流过每个MOSFET10的电流，来驱动电动机并使其旋转。换句话说，能通过用控制电路CTC2控制每个MOSFET 10的导通/截止来驱动电动机。如上所述，必须导通/截止MOSFET 10来驱动电动机Μ0Τ。然而，电感包括在电动机MOT中。因此，当MOSFET 10截止时，由于包括在电动机中的电感，反向电流会发生在与MOSFET 10的电流流动方向相反的方向上。MOSFET 10没有使反向电流流动的功能。因此，为了释放电感中累积的能量，二极管DI被设置为与MOSFET 10背靠背，以使反向电流能向回流动。
[0064]在这里，如图2的第一比较例所示，类似于低侧MOSFET10的情况，考虑使用η沟道MOSFET 12作为高侧MOSFET 10的情况。在这种情况下，为了使高侧η沟道型MOSFET 12切换到导通状态，必须施加比漏极电位，即电源电位VCC更高的电位作为高侧η沟道M0SFET12的栅极电位。因此，必须在控制电路CTC2内提供电荷栗CH100，以使高侧η沟道MOSFET的栅极电位增加到高于电源电位的电平。因此，会使控制电路CTC2复杂化。
[0065]在图2示出的第一比较例中，电荷栗CH100包括作为DC电源的电源ΒΑΤ100、电阻RESlOl至RES104、二极管DI101和DI102、双极型晶体管BPTlOl和ΒΡΤ102、电容器CP100和M0SFET112。结果，会使控制电路CTC2复杂化。注意在图2中，电阻RES105耦合到低侧η沟道MOSFET 12的栅极。
[0066]此外，当提供电荷栗CH100时，可能会出现由电荷栗CH100引起的振荡或噪声信号。
[0067]注意，为了便于理解，图2仅示出了U相PHl、V相ΡΗ2和W相ΡΗ3的三个相中的U相PHl的电路图。
[0068]另一方面，当使用P沟道MOSFET11作为高侧MOSFET 10时，不需要提供有如图2所示的电荷栗CHl 00，并使控制电路CTC2简化。结果，能防止或降低由电荷栗CH100引起的振荡或噪声信号的出现。
[0069]然而，P沟道MOSFET 11的导通电阻高于η沟道MOSFET 12的导通电阻。另一方面，通过使用具有超结结构的沟槽栅型垂直MOSFET作为P沟道MOSFET 11，在保持源-漏极电压恒定的同时，能降低导通电阻。因此，通过使用本实施例的具有超结结构的P沟道MOSFET 11作为逆变器INV的高侧上的MOSFET 11，能简化逆变器INV的控制电路CTC2，并能降低P沟道MOSFET 11的导通电阻。
[0070]因此，例如，当在电动车辆系统中驱动用来驱动栗PMP的电动机MOT时，优选使用是具有超结结构的沟槽栅型垂直MOSFET的MOSFET 11。
[0071 ]〈半导体封装结构的描述〉
[0072]接下来描述半导体封装的配置，其中封装了作为本实施例的半导体器件的半导体芯片。
[0073]图3是示意性示出实施例中的半导体封装的实例的顶视图。图4是示意性示出实施例中的半导体封装的实例的横截面图。图4是沿图3的线A-A得到的横截面图。
[0074]如图3和4所示，作为半导体器件的半导体封装PKG包括半导体芯片CHP1、上面安装有半导体芯片CHPl的顶料板、由导体构成的引线LD、作为接合线的导电布线WA和密封这些部件的密封树脂MR。
[0075]密封树脂MR具有上表面MRa、下表面MRb和侧表面MRc。密封树脂MR由诸如热固性树脂的树脂材料构成，并且还可包括填充剂。例如，密封树脂MR可通过使用包括填充剂的环氧树脂等形成。由于诸如应力减小需求的原因，除了环氧基树脂以外，也能使用例如其中添加酚醛固化剂、硅橡胶、填充剂或其他材料的联苯基热固性树脂，作为密封树脂MR的材料。
[0076]引线LD由导体构成，并优选由诸如铜(Cu)或铜合金的金属材料构成。半导体封装PKG具有至少一条引线LD。在图3和4的情况下，半导体封装PKG具有两条引线LD，S卩，引线LDl和 LD2。
[0077]各引线LD的一部分被密封在密封树脂MR内。引线LD的另一部分从密封树脂MR的侧表面MRc向密封树脂MR的外部突出，并从密封树脂MR暴露。从密封树脂MR暴露的引线LDI的部分充当电耦合到半导体芯片CHPl的栅极垫TOG的外部端子。此外，从密封树脂MR暴露的引线LD2的部分充当电耦合到半导体芯片CHPl的源极垫PDG的外部端子。
[0078]注意，本发明不限于各引线LD的一部分从密封树脂MR的侧表面MRc突出的结构。也可以是例如四面扁平封装(QFN)型结构，其中各引线LD几乎不从密封树脂MR的侧表面MRc突出，并且各引线LD的一部分在密封树脂MR的下表面MRb暴露。
[0079]同样，本发明不限于如图3和4所示的结构，其中引线LD的暴露部分是平的。例如，也可以使相邻于各引线LD的暴露部分的边缘的下表面被折叠，以使其基本上位于与密封树脂MR的下表面MRb相同的平面。
[0080]管芯垫DP的下表面暴露在密封树脂MR的下表面MRb中。管芯垫DP不暴露在密封树月旨MR的上表面MRa中。管芯垫DP是其中安装了半导体芯片CHPl的芯片安装部件。此外，管芯垫DP的一部分从密封树脂MR的侧表面MRc向密封树脂MR的外部突出，并从密封树脂MR暴露。从密封树脂MR暴露的管芯垫DP的部分充当电耦合到半导体芯片CHPl的漏电极DEl的外部端子。
[0081]管芯垫DP由导体构成，并优选由金属材料诸如铜(Cu)或铜合金构成。更优选管芯垫DP和引线LDl由相同的材料，即同一金属材料形成。这使得容易形成半导体封装PKG。
[0082]半导体芯片CHPl安装在管芯垫DP的上表面上方。在这里，在半导体芯片CHPl中彼此相反定位的两个主表面中，将在其中形成源极垫ros和栅极垫TOG的一侧的主表面称为半导体芯片CHPl的表面。此外，将与半导体芯片CHPl的该表面相反的并在其中形成漏电极DEl的一侧的主表面称为半导体芯片CHPl的背面。此时，源极垫PDS和栅极垫PDG形成在半导体芯片CHPl的表面上方，作为背面电极的漏电极DEl形成在半导体芯片CHPl的背面中。
[0083]半导体芯片CHPl以半导体芯片CHPl的表面向上，并且半导体芯片CHPl的背面指向管芯垫DP的上表面的方式安装在管芯垫DP的上表面上方。换句话说，半导体芯片CHPl以半导体芯片CHPl的漏电极DEl指向管芯垫DP的方式安装在管芯垫DP的上表面上方。半导体芯片CHPl的背面通过导电接合层BDl接合并固定到管芯垫DP的上表面。这样，半导体芯片CHPl的漏电极DEl通过导电接合层BDl接合并固定到管芯垫DP，同时，电耦合到管芯垫DP。接合层BDl具有导电性并由诸如银(Ag)膏的导电膏型接合材料构成，或者由焊料构成。半导体芯片CHPl密封在密封树脂MR内，并且不会从密封树脂MR暴露。
[0084]在半导体芯片CHPl工作期间产生的热量通过管芯垫DP可主要从半导体芯片CHPl的背面释放到外面。因此，优选将管芯垫DP制造得比安装在其上的半导体芯片CHPl的面积大。这样，能提高散热性能。
[0085]半导体芯片CHPl的栅极垫I3DG通过属于导电耦合构件的布线WA电耦合到引线LDl。此外，半导体芯片CHPl的源极垫ros通过布线WA电耦合到引线LD2。
[0086]更具体地，布线WA的一个端部耦合到密封在密封树脂MR内的引线LDI的部分，布线WA的另一个端部耦合到栅极垫TOG。那么，引线LDl和半导体芯片CHPl的栅极垫PDG通过布线WA电耦合在一起。此外，另一布线WA的一个端部耦合到密封在密封树脂MR内的引线LD2的部分，并且该布线WA的另一个端部耦合到源极垫H)S。那么，引线LD2和半导体芯片CHPl的源极垫ros通过布线WA电耦合在一起。
[0087]布线WA优选由诸如金(Au)线、铜(Cu)线或铝(Al)线的金属线构成。该布线WA被密封在密封树脂MR内并且不会从密封树脂MR暴露。
[0088]〈半导体器件〉
[0089]接下来，将描述本实施例的半导体器件。如上所述，本实施例的半导体器件包括具有超结结构的P沟道沟槽栅垂直MOSFET。
[0090]图5和6是其中形成该实施例的半导体器件的半导体芯片的平面图。图7和8是该实施例的半导体器件的主要部分的横截面图。图7是沿图5和6的线B-B得到的横截面图。图8是用图7中的双点划线包围的区±|^AR3的放大视图。
[0091]注意，为了便于理解该描述，图5示出了去除绝缘膜IFl(见图7)的透视图，其中源极垫PDS和栅极垫PDG的外围用双点划线示出。此外，为了便于理解该描述，图6示出了去除层间绝缘膜ILl和绝缘膜IFl(见图7和8)的透视图，其中单元区域ARl的外围和外部栅电极GE3用双点划线示出。
[0092]如图5至8所示，本实施例的半导体器件具有半导体衬底SUB。该半导体衬底SUB具有作为主表面的上表面，以及作为与上表面相反的另一表面的下表面。此外，该半导体衬底SUB具有作为上表面的区域的一部分的单元区域ARl，以及作为上表面的区域的另一部分的栅极布线引线区域AR2。
[0093]该半导体衬底SUB由P+型漏极层I形成。该P+型漏极层I由其中扩散诸如硼酸的P型杂质的硅(Si)构成，并由其导电类型为P型的半导体构成。换句话说，该半导体衬底SUB是P型半导体衬底。P+型漏极层I中的P型杂质的浓度高于下述的P—型漏极层I中的P型杂质的浓度。此外，还可使用不同于硅的各种P型半导体作为P+型漏极层I。
[0094]注意，在本说明书中，短语“半导体的导电类型为P型”是指空穴浓度高于电子浓度并且空穴是主要的电荷载流子，虽然可能只有空穴是电荷载流子或者电子和空穴两者都是电荷载流子。
[0095]如图5至8所示，P沟道MOSFET 11形成在单元区域ARl中。该p沟道MOSFET 11由彼此并联耦合的MOSFET 13构成。每个MOSFET 13是p沟道沟槽栅垂直M0SFET。换句话说，单元区域ARl是其中每个MOSFET 13都是p沟道沟槽栅垂直MOSFET的区域。下面，将描述单元区域ARl中的半导体器件的构造。
[0096]源极布线SWl形成在单元区域ARl中。源极垫PDS是暴露在开口 OPl中的源极布线Sffl的部分，其中开口OPl形成在源极布线上方形成的绝缘膜IFl中。如图7所示，源极布线SWl通过源电极SEl电耦合到P+型源极层5。例如，源电极SEl和源极布线SWl都由铝(Al)构成。
[0097]如图5和6所示，外部栅沟槽TR2以及外部栅电极GE2和GE3形成在栅极布线引线区域AR2中。
[0098]外部栅电极GE2形成为通过外部栅绝缘膜G12(见图7)填充外部栅沟槽TR2。外部栅电极GE2电耦合到MOSFET 13的栅电极GEl，栅电极GEl形成为填充栅沟槽TRl。外部栅电极GE2由多晶硅膜或其它薄膜材料构成，其中类似于栅电极GEl以高浓度扩散η型杂质，诸如磷(P)或砷(As)。
[0099]外部栅电极GE3电耦合到外部栅电极GE2。栅极垫PDG是暴露在开口 0Ρ2 (见图5)中的外部栅电极GE3的部分，其中开口0Ρ2形成在外部栅电极GE3上方形成的绝缘膜IFl中。例如，外部栅电极GE3由铝(Al)构成。
[0100]〈单元区域中的半导体器件的结构〉
[0101]在下文中，将描述根据本实施例的单元区域ARl中的半导体器件的构造。
[0102]如图7和8所示，本实施例的半导体器件在单元区域ARl中包括ρ—型漂移层2、η—型半导体区3、n型体层4、p+型源极层5、栅沟槽TR1、栅绝缘膜GIl和栅电极GE。？—型漂移层2是ρ型半导体区，n型体层4是η型半导体区，ρ+型源极层5是ρ型半导体区。
[0103]注意，在本说明书中，短语“半导体的导电类型是η型”是指半导体中的电子浓度高于空穴浓度并且电子是主要的电荷载流子，虽然可能只有电子是电荷载流子或者电子和空穴两者都是电荷载流子。
[0104]此外，根据本实施例的半导体器件包括层间绝缘膜ILl、接触沟槽CTl、源电极SEl、源极布线SWl和漏电极DEl。
[0105]属于ρ沟道沟槽栅垂直MOSFET的MOSFET 13由ρ—型漂移层2、η型体层4、ρ+型源极层
5、栅绝缘膜GII和栅电极GEl形成。
[0106]ρ—型漂移层2在单元区域ARl中形成在ρ+型漏极层I上方。换句话说，ρ—型漂移层2在单元区域ARl中形成在由ρ+型漏极层I构成的半导体衬底SUB上方。ρ—型漂移层2是由其中扩散诸如硼(B)的ρ型杂质的硅(Si)构成的ρ型半导体层。ρ—型漂移层2中的ρ型杂质浓度小于ρ+型漏极层I中的P型杂质浓度。注意，可使用不同于硅的各种P型半导体作为P—型漂移层2。
[0107]η—型半导体区3在半导体区域ARl中形成在ρ+型漏极层I上方的相邻于ρ—型漂移层2的位置。换句话说，η—型半导体区3在半导体区域ARl中形成在由ρ+型漏极层I构成的半导体衬底SUB上方的、相邻于ρ—型漂移层2的位置。η—型半导体区3由其中扩散诸如磷(P)或砷(As)的η型杂质的硅(Si)构成。η—型半导体区3是其导电类型是不同于ρ型的η型的半导体层。注意，可使用不同于硅的各种η型半导体作为η—型半导体区3。
[0108]ρ—型漂移层2和η—型半导体区3以下述方式形成:其中ρ型杂质被离子注入到在半导体衬底SUB上方外延生长的、η型半导体膜SCF的区域SCFl中，并且ρ型杂质不被离子注入到半导体膜SCF的、相邻于区域SCFl的区域SCF2中。将η型杂质引入到η型半导体膜SCF中。ρ—型漂移层2由其中引入ρ型杂质的区域SCFl构成。η—型半导体区3由其中引入η型杂质并且未引入P型杂质的区域SCF2构成。
[0109]这样，能够容易地将包括ρ—型漂移层2和η—型半导体区3之间的界面的超结结构形成为以便从半导体膜SCF的上表面到达下表面。换句话说，使ρ—型漂移层2与ρ+型漏极层I接触，并且η—型半导体区3的下表面位于与ρ+型漏极层I的上表面相同的高度位置。那么，使η—型半导体区3与ρ+型漏极层I接触。
[0110]η型体层4在单元区域ARl中形成在ρ—型漂移层2上方和η—型半导体区3上方。η型体层4由其中扩散诸如磷(P)或砷(As)的η型杂质的硅(Si)构成。换句话说，将η型杂质引入到η型体层4中。注意，可使用不同于硅的各种η型半导体作为η型体层4。
[0111]优选地，η型体层4中的η型杂质浓度大于η—型半导体区3中的η型杂质浓度。这样，当η型体层4中的η型杂质浓度低于η—型半导体区3中的η型杂质浓度时，能够减小η—型半导体区3中的η型杂质浓度，并能增加MOSFET 13的击穿电压。此外，当η型体层4中的η型杂质浓度低于η—型半导体区3中的η型杂质浓度时，能够增加η型体层4中的η型杂质浓度。因此，能够调整MOSFET 13阈值电压的宽范围。
[0112]ρ+型源极层5在单元区域ARl中形成在η型体层4上方。换句话说，P+型源极层5通过η型体层4形成在ρ—型漂移层2上方和η—型半导体区3上方。ρ+型源极层5是由其中扩散诸如硼(B)的ρ型杂质的娃(Si)构成的ρ型半导体区。ρ+型源极层5中的ρ型杂质浓度高于ρ—型漂移层2中的ρ型杂质浓度。注意，可使用不同于硅的各种ρ型半导体作为ρ+型源极层5。
[0113]作为凹槽，多个栅沟槽TRl在单元区域ARl中形成在p+型源极层5、n型体层4和ρ—型漂移层2中。每个栅沟槽TRl都穿过位于ρ—型漂移层2上方的ρ+型源极层5的部分，并穿过位于P 一型漂移层2上方的η型体层4的部分。然后，栅沟槽TRl到达ρ—型漂移层2的中间。
[0114]如图5至8所示，优选将在半导体衬底SUB的上表面中以直角互相交叉的两个方向定义为X轴方向和Y轴方向。此外，将垂直于半导体衬底SUB的上表面的方向，即垂直方向定义为Z轴方向。此时，优选各个栅沟槽TRl在平面图中在Y轴方向上延伸并在X轴方向上以彼此间隔的方式布置。此外，P—型漂移层2和η—型半导体区3在Y轴方向上延伸并在X轴方向上交替布置。换句话说，η—型半导体区3是极性与ρ—型漂移层2相反的柱形半导体区。
[0115]注意，在本说明书中，短语“在平面图中”是指当从垂直于半导体衬底SUB的上表面的方向看时的情况。
[0116]在单元区域ARl中，栅绝缘膜GII形成在栅沟槽TRl的内壁中。例如，栅绝缘膜GII由氧化硅膜或其他薄膜材料构成。
[0117]在图5至8示出的实例中，栅绝缘膜GIl形成在栅沟槽TRl的内壁中。此外，使η型体层4和ρ+型源极层5与栅绝缘膜GII接触。
[0118]在单元区域ARl中，在栅绝缘膜GIl上方，形成栅电极GEl以填充栅沟槽。栅电极GEl由其中扩散诸如磷(P)或砷(As)的η型杂质的多晶硅膜构成。
[0119]在单元区域ARl中，形成层间绝缘膜ILl以覆盖栅电极GEl和ρ+型源极层5。？+型源极层5形成在η型体层4上方，以便形成覆盖η型体层4的层间绝缘膜IL1。例如，可使用氧化硅膜作为层间绝缘膜ILl。
[0120]作为凹槽的接触沟槽CTl形成在位于平面图中的两个相邻于栅沟槽TRl之间的层间绝缘膜ILl的部分中，以及ρ+型源极层5中。该接触沟槽CTl穿过位于平面图中的两个相邻于栅沟槽TRl之间的层间绝缘膜ILl的部分，并穿过ρ+型源极层5。然后，该接触沟槽CTl到达η型体层4的中间。
[0121]优选地，接触沟槽CTl穿过位于η—型半导体区3上方的ρ+型源极层5的部分，并到达位于η—型半导体区3上方的η型体层4的部分。这种构造使得形成在接触沟槽CTl内的源电极SEl能够布置在两个相邻于栅沟槽TRl之间。
[0122]当各个栅沟槽TRl在平面图中在Y轴方向上延伸并在X轴方向上以彼此间隔的方式布置时，各个接触沟槽CTl优选在平面图中在Y轴方向上延伸并在X轴方向上以彼此间隔的方式形成。
[0123]源电极SEl和源极布线SWl形成在接触沟槽CTl内并且在层间绝缘膜ILl上方。接触沟槽CTl是形成在接触沟槽CTl内以便填充接触沟槽CTl的内部的电极。源极布线SWl是在接触沟槽CTl外面形成在源电极SEl上方并且在层间绝缘膜ILl上方的电极。源极布线SWl电耦合到源电极SE1。使源电极SEl与位于两个相邻的栅沟槽TRl之间的η型体层4的部分，以及P+型源极层5接触。源极布线SWl电耦合到η型体层4和ρ+型源极层5，其通过源电极SEl构成MOSFET 13。
[0124]作为源电极SEl，能够使用由例如氮化钛(TiN)膜或钨钛(TiW)膜构成的导电膜。此夕卜，作为源极布线SWl，能够使用由例如铝(Al)膜构成的导电膜，或者能够使用由包含例如硅(Si)或铜(Cu)的铝膜构成的导电膜。通过使用这种源电极SEl和源极布线SWl，能以低电阻的方式将η型体层4和ρ+型源极层5电耦合到源电极SEl和源极布线SW1。
[0125]漏电极DEI是形成在P+型漏极层I的下表面侧的电极。漏电极DEI电耦合到由P+型漏极层I构成的半导体衬底SUB。作为漏电极DEl，能够使用由例如银(Ag)基、金(Au)基或其它金属基合金构成的导电膜。通过使用这种导电膜，能以低电阻的方式将漏电极DEl和ρ+型漏极层I电親合在一起。
[0126]如上所述，属于ρ沟道沟槽栅垂直MOSFET的MOSFET 13，通过ρ—型漂移层2、n型体层
4、p+型源极层5、栅绝缘膜GIl和栅电极GEl形成。此外，MOSFET 13具有相邻于ρ—型漂移层2形成的η—型半导体区3，其中超结结构通过ρ—型漂移层2和η—型半导体区3形成。换句话说，根据本实施例的半导体器件是包括具有超结结构的P沟道沟槽栅垂直MOSFET的半导体器件。
[0127]对于属于具有超结结构的ρ沟道沟槽栅垂直MOSFET的M0SFET13，与不具有超结结构的情况相比，即使增加P—型漂移层2中的P型杂质浓度，也能增加源-漏极击穿电压。换句话说，在保持MOSFET 13的击穿电压恒定的同时，能降低导通电阻。
[0128]因此，当使用由本实施例的ρ沟道MOSFET 13构成的MOSFET 11作为逆变器INV(见图1)的高侧的MOSFET 1时，能够简化逆变器INV (见图1)的控制电路CTC2并能降低ρ沟道MOSFET 11的导通电阻。换句话说，逆变器INV(见图1)优选由MOSFET 13形成。
[0129]〈单元区域中的半导体器件的制造方法〉
[0130]接下来描述根据本实施例的单元区域中的半导体器件的制造方法。图9是示出根据该实施例的半导体器件的部分制造工艺的制造工艺流程图。图10至21是根据该实施例的半导体器件的制造工艺的主要部分的横截面图。图10至21对应于图8的横截面图。
[0131 ]首先，如图10所示，制备半导体衬底SUB(图9中的步骤SI)。该半导体衬底SUB具有作为一个表面的上表面和作为另一个主表面的下表面。此外，该半导体衬底SUB由ρ+型漏极层I构成。该P+型漏极层I由其中扩散诸如硼(B)的ρ型杂质的硅(Si)构成，并由其导电类型为P型的半导体构成。换句话说，该半导体衬底SUB是ρ型半导体衬底。ρ+型漏极层I中的ρ型杂质的浓度高于下述的P+型漂移层2中的ρ型杂质的浓度。例如，ρ+型漏极层I中的ρ型杂质的浓度可设定为约I X 116至I X 1018cm—3。注意，可使用不同于硅的各种ρ型半导体作为ρ+型漏极层I。
[0132]如参考图7所述，该半导体衬底SUB具有作为上表面的区域的一部分的单元区域ARl，以及作为上表面的区域的另一部分的栅极布线引线区域AR2。在下面的描述中，将单元区域ARl中的半导体器件的制造方法描述为代表单元区域ARl和栅极布线引线区域AR2。因此，图10至21是单元区域ARl中的半导体器件的制造工艺的主要部分的横截面图。
[0133]接下来，如图10所示，外延生长η型半导体膜SCF(图9中的步骤S2)。在步骤S2中，在半导体衬底SUB的上表面的单元区域ARl中，在ρ+型漏极层I上方，即在半导体衬底SUB的上表面上方，外延生长η型半导体膜SCF。
[0134]更具体地，可通过诸如化学气相沉积(CVD)方法的外延生长技术，形成其中引入诸如磷(P)或砷(As)的η型杂质的η型半导体膜SCF。此外，η型半导体膜SCF中的η型杂质浓度可被设定为例如约5 X 113至5 X 1014cm—3。此外，η型半导体膜SCF的厚度可被设定为例如约40至 300μηι。
[0135]接下来，如图11所示，形成ρ—型漂移层2和η—型半导体区3(图9中的步骤S3)。在步骤S3中，ρ型杂质被离子注入到η型半导体膜SCF的区域SCFl中，并且ρ型杂质不被离子注入到η型半导体膜SCF的、相邻于区域SCFl的区域SCF2中。这样，形成了由引入ρ型杂质的区域SCFl构成的P—型漂移层2，以及由未引入P型杂质的区域SCF2构成的η—型半导体区3。
[0136]ρ—型漂移层2由引入诸如硼(B)的ρ型杂质的硅(Si)构成，并由其导电类型为ρ型的半导体构成。η—型半导体区3是其导电类型为η型的半导体区，其中引入了诸如磷(P)或砷(As)的η型杂质。
[0137]更具体地，首先在区域SCFl和SCF2上方形成由绝缘膜构成的，例如由氧化硅膜等构成的掩膜MSK。接下来，将光致抗蚀剂的抗蚀剂膜应用在掩膜MSK上方。然后，通过对涂布的抗蚀剂膜曝光和显影，将抗蚀剂膜位于区域SCFl上方的部分去除，以形成由抗蚀剂膜位于区域SCF2上方的部分构成的抗蚀剂图案(未示出)。接下来，使用形成的抗蚀剂图案作为掩膜，通过干蚀刻去除位于区域SCFl上方的掩膜MSK的部分，以形成由掩膜MSK位于区域SCF2上方的部分构成的掩膜图案MSP。换句话说，用掩膜MSK覆盖SCF2，并从掩膜MSK暴露区域SCFl ο
[0138]接下来，例如通过离子注入方法，将诸如硼(B)的ρ型杂质离子IMl引入到η型半导体膜SCF的上部部分中。此时，将ρ型杂质离子IMl注入到从掩膜MSK暴露的区域SCFl中，并且不将P型杂质离子頂I注入到区域SCF2中。这样，形成了由其中引入ρ型杂质的区域SCFl构成的P—型漂移层2。此外，形成了由其中引入η型杂质并且未引入ρ型杂质的区域SCF2构成的η—型半导体区3。注意，虽然在图11中没有示出，此后去除覆盖区域SCF2的掩膜MSK。
[0139]在硼(B)的杂质离子IMl的注入中，该注入可以以两个阶段执行。第一阶段的注入条件如下:注入能量为1300keV并且剂量为1.4Χ 113Cnf2。此外，第二阶段的注入条件如下:注入能量为750keV且剂量为1.2 X 113Cnf2。
[0140]ρ—型漂移层2中的ρ型杂质浓度低于ρ+型漏极层I中的ρ型杂质浓度，并将被设定为例如约5 X 113至5 X 1014cm—3。此外，η—型半导体区3中的η型杂质浓度约等于η型半导体膜SCF中的η型杂质浓度，并被设定为例如约5 X 113至5 X 114Cnf3。
[0141]此外，在注入诸如硼(B)的ρ型杂质离子頂I时的杂质离子頂I的范围，也就是，从杂质离子頂I渗入η型半导体膜SCF的点起到杂质离子頂I停止渗入的点止的深度，比在注入诸如磷(P)或砷(As)的η型杂质离子时的杂质离子IMl的范围深。因此，ρ—型漂移层2的下表面与P+型漏极层I的上表面位于同一高度。那么，使在步骤S3中形成的ρ—型漂移层2与ρ+型漏极层I接触。另一方面，η—型半导体区3由未引入ρ型杂质的区域SCF2构成，使得η—型半导体区3的下表面与P+型漏极层I的上表面位于同一高度。那么，使η—型半导体区3与ρ+型漏极层I接触。
[0142]为此，能够容易地将包括ρ—型漂移层2和η—型半导体区3之间的界面的超结结构形成为以便从半导体膜SCF的上表面到达下表面。换句话说，该超结结构也可以形成在半导体膜SCF的下部部分中，也就是，形成在半导体膜SCF的接触ρ+型漏极层I的部分中。因此，能够增加P—型漂移层2和η—型半导体区3之间的界面的面积。
[0143]接下来，如图12所示，形成栅沟槽TRl(图9中的步骤S4)。在步骤S4的形成过程中，通过光刻技术并通过蚀刻技术，在单元区域ARl中的ρ—型漂移层2的上表面上方，形成栅沟槽TR1。栅沟槽TRl从ρ—型漂移层2的上表面到达ρ—型漂移层2中间的深度。换句话说，栅沟槽TRl形成为从半导体膜SCF的上表面到达ρ—型漂移层2中间的深度。
[0144]更具体地，首先，在ρ—型漂移层2上方形成例如由氧化硅膜等构成的绝缘膜(未示出)。接下来，将光致抗蚀剂的抗蚀剂膜应用在绝缘膜上方，通过对涂布的抗蚀剂膜曝光和显影形成抗蚀剂图案(未示出)。接下来，使用形成的抗蚀剂图案作为掩膜，通过干蚀刻形成绝缘膜的图案(未示出)。接下来，使用绝缘膜的图案作为掩膜，通过干蚀刻形成栅沟槽TR1。
[0145]优选地，各个栅沟槽TRl在平面图中在Y轴方向上延伸并在X轴方向上以彼此间隔的方式布置。
[0146]接下来，如图13和14所示，形成栅绝缘膜GIl和栅电极GEl(图9中的步骤S5)。
[0147]在步骤S5中，如图13所示，首先形成栅绝缘膜GI1。在形成栅绝缘膜GIl的过程中，将栅绝缘膜GII形成在栅沟槽TRl内的栅沟槽TRl的内壁中。此时，栅绝缘膜GII在栅沟槽TRl外侧形成在P—型漂移层2上方和η—型半导体区3上方。
[0148]作为栅绝缘膜GII，例如，通过热氧化方法，能够形成由氧化硅(S1)膜构成的栅绝缘膜。可选择地，作为栅绝缘膜GII，例如，通过使用CVD方法，能够形成由氮氧化硅(S1N)膜、氮化硅(SiN)膜或者具有比氮化硅膜高的导电性的高导电膜构成的栅绝缘膜。
[0149]在步骤S5中，如图13和14所示，接下来形成栅电极GEl。在形成栅电极GEl的过程中，在栅绝缘膜GIl上方，形成栅电极GEl以填充栅沟槽TR1。
[0150]首先，在栅沟槽TRl内，例如通过使用CVD方法，在栅绝缘膜GII上方，形成其中引入诸如磷(P)或砷(As)的η型杂质的多晶硅膜的导电膜CF1，以填充栅沟槽TR1。此时，例如通过使用CVD方法，在栅沟槽TRl的外侧，经由栅绝缘膜GIl在ρ—型漂移层2上方和η—型半导体区3上方，形成其中引入上述η型杂质的多晶硅膜的导电膜CF1。
[0151]或者，也能在栅沟槽TRl内并在ρ—型漂移层2以及η—型半导体区3上方，形成其中未引入η型杂质的多晶硅膜的导电膜CFl，然后，通过离子注入方法，将上述η型杂质引入到由多晶硅构成的导电膜CFl中。
[0152]在步骤S5中，如图14所示，接下来通过光刻技术和通过蚀刻技术，执行多晶硅膜的导电膜CFl的图案化。在图案化多晶硅膜的导电膜CFl的过程中，例如通过干蚀刻，去除经由栅绝缘膜GIl形成在ρ—型漂移层2和η—型半导体区3上方的导电膜CFl，以使导电膜CFl仅留在栅沟槽TRl内。这样，能够形成导电膜CFl的栅电极GEl以填充栅沟槽TRl。
[0153]注意，在图14示出的实例中，还将栅绝缘膜GIl形成在ρ—型漂移层2上方和η—型半导体区3上方的部分与多晶硅膜的导电膜CFl —起去除。
[0154]接下来，如图15所示，形成η型体层4(图9中的步骤S6)。在步骤S6中，例如，通过使用离子注入方法，将诸如磷(P)或砷(As)的η型杂质注入到ρ—型漂移层2的上部部分中和η—型半导体区3的上部部分中。这样，将η型杂质引入到ρ—型漂移层2的上部部分中和η—型半导体区3的上部部分中，以形成接触栅绝缘膜GIl的η型体层4。
[0155]如上所述，优选地，在步骤S6中形成的η型体层4中的η型杂质浓度高于在步骤S3中形成的η—型半导体区3中的η型杂质浓度。例如，可将η型体层4中的η型杂质浓度设定为约5父1015至1\1018011—3。
[0156]此外，优选地，形成使η型体层4的下表面高于栅沟槽TRl的底表面的η型体层4。这样，形成穿过η型体层4到达ρ—型漂移层2的中间的栅沟槽TRl。这种结构能够使η型体层4被布置为，作为沟道区的η型体层4的下边缘通过栅绝缘膜GIl相邻于栅电极GE1。
[0157]接下来，如图16所示，形成ρ+型源极层5(图9中的步骤S7)。在步骤S7中，例如，通过使用离子注入方法，将诸如硼(B)的ρ型杂质引入到η型体层4的上部部分上方。这样，在η型体层4的上部部分上方，形成接触栅绝缘膜GIl的ρ+型源极层5。例如，可将ρ+型源极层5中的ρ型杂质浓度设定为P型杂质约I X 118至5 X 12t3Cnf3。
[0158]此时，通过ρ—型漂移层2、n型体层4、p+型源极层5、栅绝缘膜GIl和栅电极GEl，形成了属于P沟道沟槽栅垂直MOSFET的M0SFET13。此外，该MOSFET 13具有相邻于ρ—型漂移层2形成的η—型半导体区3。然后，通过ρ—型漂移层2和η—型半导体区3形成超结结构。换句话说，根据本实施例的半导体器件的制造方法是包括具有超结结构的P沟道沟槽栅垂直MOSFET的半导体器件的制造方法。
[0159]通过具有超结结构的MOSFET13，与不具有超结结构的情况相比，即使增加ρ—型漂移层2中的ρ型杂质浓度，也能增加源-漏极击穿电压。换句话说，在保持MOSFET 13的击穿电压恒定的同时，能降低导通电阻。因此，当使用根据本实施例的半导体器件作为逆变器的高侧上的MOSFET时，如参考图1和2所述，能够简化逆变器INV (见图1)的控制电路CTC2 (见图1)并能降低P沟道MOSFET的导通电阻。换句话说，优选逆变器INV(见图1)由MOSFET 13形成。
[0160]注意，也能在形成栅沟槽TRl之前，形成η型体层4和P+型源极层5，并且栅沟槽TRl被形成为穿过P+型源极层5和η型体层4以到达P—型漂移层2的中间的深度。同样在这种情况下，栅沟槽TRl形成为从半导体膜SCF的上表面到达ρ—型漂移层2的中间的深度。
[0161]此外，使η型体层4和ρ+型源极层5与栅绝缘膜GIl接触。这种构造使η型体层4能够被布置为，使得作为沟道区的η型体层4的上边缘通过栅绝缘膜GIl相邻于栅电极GE1。
[0162]接下来，如图17和18所示，形成层间绝缘膜ILI (图9中的步骤S8)。
[0163]在步骤S8中，如图17所示，例如，通过使用CVD方法，首先在ρ+型源极层5以及栅电极GEl上方形成例如由氧化硅膜构成的绝缘膜ILl I。
[0164]在步骤S8中，如图18所示，例如，通过使用CVD方法，接下来在绝缘膜ILlI上方形成例如由硼磷硅玻璃(BPSG)构成的绝缘膜IL12。这样，在P+型源极层5上方形成由绝缘膜ILl I和IL12构成的层间绝缘膜IL1。
[0165]接下来，如图19所示，形成接触沟槽CTl (图9中的步骤S9)。在步骤S9中，通过光刻技术和通过蚀刻技术，接触沟槽CTl形成为穿过层间绝缘膜ILl和P+型源极层5以到达η型体层4的中间的凹槽。
[0166]更具体地，首先将光致抗蚀剂的抗蚀剂膜涂布在层间绝缘膜ILl上方，以通过对涂布的抗蚀剂图案曝光和显影形成抗蚀剂图案(未示出)。接下来，用形成抗蚀剂图案作为掩膜，通过干蚀刻形成穿过层间绝缘膜ILl和ρ+型源极层5到达η型体层4的中间的接触沟槽CTl。
[0167]优选地，各个接触沟槽CTl在平面图中在Y轴方向上延伸并在X轴方向上以彼此间隔的方式布置。
[0168]此外，优选地，形成穿过ρ+型源极层5位于η—型半导体区3上方的部分，以便到达η型体层4位于η—型半导体区3上方的部分的接触沟槽CTl。
[0169]注意，在形成η型体层4之后并且在形成ρ+型源极层5之前，可以形成从η型体层4的上表面到达η型体层4的中间的开口。然后，可以通过使用离子注入方法，通过将诸如硼(B)的P型杂质引入到在平面图中位于开口和栅沟槽TRl之间的部分的η型体层4的上部部分中，形成P+型源极层5。
[0170]接下来，如图20和21所示，形成源电极SEl和源极布线SWl(图9中的步骤S10)。
[0171 ]在步骤SI O中，如图20所示，首先在接触沟槽CTI中形成导电膜6，以填充接触沟槽CTl的内部。此时，在接触沟槽CTl外侧的层间绝缘膜ILl上方，形成导电膜6 O作为导电膜6，例如，通过使用溅射法或者气相沉积法，可以形成例如由氮化钛(TiN)膜或钛钨(TiW)膜构成的导电膜。导电膜6是具有所谓的阻隔特性的、防止铝(Al)扩散到硅(Si)中的导电膜，铝(Al)是形成在导电膜6上方的导电膜7的材料。
[0172]在步骤SlO中，如图21所示，接下来通过蚀刻技术或者化学机械抛光(CMP)方法，去除形成在接触沟槽CTl的外部的导电膜6部分。这样，形成了嵌入在接触沟槽CTl中的半导体膜6的源电极SEl，以使其与η型体层4和ρ+型源极层5接触。换句话说，形成源电极SEl以填充接触沟槽CTl。
[0173]在步骤SlO中，如图21所示，接下来在嵌入接触沟槽CTl中的半导体膜6上方和在层间绝缘膜ILl上方，形成导电膜7。例如，通过使用溅射法或气相沉积法，可形成例如由铝(Al)膜构成的导电膜或由包含例如硅(Si)或铜(Cu)的铝膜构成的导电膜作为导电膜7。
[0174]接下来，通过光刻技术和通过蚀刻技术，执行导电膜7的图案化。这样，形成了由导电膜7构成的源极布线SWl。
[0175]接下来，如图8所示，形成漏电极DEl (图9中的步骤SI I)。在步骤S11中，例如，通过使用溅射法或气相沉积法，形成例如由银(Ag)基、金(Au)基或其它金属基合金构成的导电膜作为漏电极DEl。将漏电极DEl电耦合到半导体衬底SUB。
[0176]此外，在形成源极布线SWl之后，如图7所示，形成绝缘膜IFl以覆盖源极布线SWl。然后，通过使用光刻技术和通过蚀刻技术，去除源极布线SWl的变成源极垫的部分上方的绝缘膜IFl。这样，如图7和8所示，形成了包括P沟道沟槽栅垂直MOSFET的半导体器件。
[0177]〈在半导体膜的下部部分中的超结结构的描述〉
[0178]接下来，将通过比较第二比较例的半导体器件的制造方法，描述在半导体膜的下部部分中的超结结构。图22是第二比较例的半导体器件的主要部分的横截面图。图23和24是第二比较例的半导体器件的制造工艺的主要部分的横截面图。
[0179]如图22所示，在第二比较例的半导体器件中，作为ρ沟道型垂直MOSFET的MOSFET13由ρ—型漂移层2、n型体层4、p+型源极层5、栅绝缘膜GIl和栅电极GEl形成。此外，该MOSFET13具有相邻于ρ—型漂移层2形成的η—型半导体区103。那么，超结结构由ρ—型漂移层2和η—型半导体区103形成。换句话说，类似于该实例，第二比较例的半导体器件也是包括ρ沟道沟槽栅垂直MOSFET的半导体器件。
[0180]另一方面，第二比较例的半导体器件不同于该实施例的半导体器件，因为η—型半导体区103的下表面位于ρ+型漏极层I的上表面上方，使得η—型半导体区103不与ρ+型漏极层I接触。那么，P—型漂移层2介于η—型半导体区103的下表面和ρ+型漏极层I的上表面之间。这是因为第二比较例的半导体器件的制造方法不同于该实施例的半导体器件的制造方法，下面将描述它。
[0181]在第二比较例的半导体器件的制造工艺中，通过执行与该实施例的半导体器件的制造工艺的步骤SI相同的过程，来制备由ρ+型漏极层I构成的半导体衬底SUB。然后，如图23所示，在P+型漏极层I上方外延生长P型半导体膜SCF100。更具体地，例如，通过使用CVD方法，在P+型漏极层I上方外延生长其中引入诸如硼(B)的ρ型杂质的ρ型半导体层SCF100。
[0182]接下来，例如，通过使用离子注入方法，将诸如磷(P)或砷(As)的η型杂质离子頂101引入到ρ型半导体膜SCF100的上部部分中。此时，η型杂质不被离子注入到被掩膜MSK覆盖的P型半导体膜SCFlOO区域的区域SCFlOl中。另一方面，将η型杂质离子頂101注入到P型半导体膜SCF100的区域的区域SCF102中，区域SCF102相邻于区域SCFlOl并从掩膜MSK暴露。这样，形成有由其中引入P型杂质并且未引入η型杂质的区域SCFlOl构成的ρ—型漂移层
2。然后，形成有由其中引入η型杂质的区域SCF102构成的η—型半导体区103。注意，下面的制造工艺可以与该实施例的半导体器件的制造工艺的步骤S4至Sll相同。
[0183]换句话说，在第二比较例的半导体器件中，ρ—型漂移层2和η—型半导体区103以下述方式形成，其中η型杂质不被离子注入到ρ型半导体膜SCF100的区域SCFlOl中，并且ρ型杂质被离子注入到半导体膜SCF100的、相邻于区域SCFlOl的区域SCF102中。将ρ型杂质引入到ρ型半导体膜SCF100中。ρ—型漂移层2由其中引入ρ型杂质并且未引入η型杂质的区域SCFlOl构成。那么，η—型半导体区103由其中引入η型杂质的区域SCF102构成。
[0184]然而，在注入诸如磷(P)或砷(As)的η型杂质离子IMlOl时的杂质离子IMlOl的区域，也就是，从杂质离子MlOl渗入η型半导体膜SCF的点起到杂质离子IMlOl停止渗入的点止的深度，比注入诸如硼(B)的ρ型杂质离子时的杂质离子的范围浅。因此，η—型半导体区103的下表面位于ρ+型漏极层I的上表面上方，并且η—型半导体区103不与ρ+型漏极层I接触。那么，由其中未引入η型杂质的区域SCF102构成的ρ—型漂移层102介于η—型半导体区103的下表面和P+型漏极层I的上表面之间。注意，P—型漂移层2由其中未引入η型杂质的区域SCFlOl构成，使得P—型漂移层2的下表面与ρ+型漏极层I的上表面位于同一高度，并且使ρ—型漂移层2与ρ+型漏极层I接触。
[0185]因此，难以将由ρ—型漂移层2和η—型半导体区103之间的界面构成的超结结构形成为从半导体SCF100的上表面到达下表面。换句话说，不能在半导体膜SCF100的下部部分中形成超结结构，以致不能增加P—型漂移层2和η—型半导体区103之间的界面的面积。
[0186]在第二比较例的这种半导体器件中，在保持ρ沟道型垂直MOSFET的击穿电压恒定的同时，难以充分降低导通电阻。结果，降低了半导体器件的性能。换句话说，由于不易在P沟道沟槽栅直MOSFET中形成超结结构，所以不能在保持击穿电压恒定的同时，充分降低导通电阻。结果，降低了半导体器件的性能。
[0187]〈用于执行外延生长的过程的步骤数的描述〉
[0188]接下来，通过比较第三比较例的半导体器件的制造方法，将描述执行外延生长的过程的步骤数。图25是第三比较例的半导体器件的主要部分的横截面图。图26和27是第三比较例的半导体器件的制造工艺的主要部分的横截面图。
[0189]如图25所示，作为ρ沟道型垂直MOSFET的MOSFET 213，通过ρ—型漂移层202、η型体层4、ρ+型源极层5、栅绝缘膜GIl和栅电极GEl形成。此外，该MOSFET 213具有经由侧壁SS201相邻于P—型漂移层202的η—型半导体区203，其中超结结构由ρ—型漂移层202和η—型半导体区203形成。换句话说，类似于实施例，第三比较例的半导体器件也是包括有超结结构的ρ沟道沟槽栅垂直MOSFET的半导体器件。
[0190]在第三比较例的半导体器件的制造工艺中，通过执行与该实施例的半导体器件的制造工艺的步骤SI和S2相同的过程，外延生长η型半导体膜SCF。然后，如图26所示，在η型半导体膜SCF上方形成由氧化硅膜构成的绝缘膜IF210。接下来，如图26所示，通过使用光刻技术并且通过蚀刻技术，形成由柱形的η型半导体膜SCF构成的η—型半导体区203，以及由η一型半导体区203上方的绝缘膜IF210构成的帽CA211。
[0191]接下来，在由p+型漏极层I构成的半导体衬底SUB上方，形成绝缘膜IF200以覆盖η—型半导体区203和帽CA211。然后，如图26所示，通过各向异性蚀刻，形成由绝缘膜IF200的在η—型半导体区203的侧表面上方的部分构成的侧壁SS201。此时，将ρ+型漏极层I的位于相邻于两个η—型半导体区203之间的部分上表面被暴露。
[0192]接下来，如图27所示，在ρ+型漏极层I上方外延生长ρ型半导体膜SCF200，以覆盖η—型半导体区203、侧壁SS201和帽CA21Up型半导体膜SCF200是将要在下面的步骤中成为ρ—型漂移层202的半导体膜。这样，可以得到类似于参考图11描述的结构的结构。注意，下面的制造工艺可以与该实施例的半导体器件的制造工艺相同。
[0193]如上所述，在第三比较例的半导体器件的制造工艺中，用于执行半导体的外延生长的步骤数是二。因此，增加了半导体器件的制造工艺的步骤数。结果，可能会增加制造成本。
[0194]此外，在第三比较例的半导体器件的制造工艺中，为了形成ρ—型漂移层202和η一型半导体区203，必须执行形成绝缘膜IF200和执行各向异性蚀刻的步骤。半导体器件的制造工艺的步骤数的增加，可能会导致制造成本的增加。此外，在第三比较例中，在由绝缘膜IF200构成的侧壁SS201中可能会产生缺陷，使得通过产生的缺陷使漏电流能容易地流过侧壁SS201。结果，可能会降低击穿电压。
[0195]〈本实施例的主要特征和效果〉
[0196]同时，在本实施例的半导体器件中，ρ—型漂移层2和η—型半导体区3以下述方式形成，其中P型杂质被离子注入到在半导体衬底SUB上方外延生长的、η型半导体膜SCF的区域SCFl中，并且ρ型杂质不被离子注入到相邻于区域SCFl的区域SCF2中。ρ—型漂移层2由其中弓丨入P型杂质的区域SCFl构成。那么，η—型半导体区3由其中未引入ρ型杂质的区域SCF2构成。
[0197]换句话说，在根据本实施例的半导体器件的制造方法中，ρ型杂质被离子注入到在P型半导体衬底SUB上方外延生长的、η型半导体膜SCF的区域SCFl中，并且ρ型杂质不被离子注入到区域SCF2中，区域SCF2是η型半导体膜SCF的区域并相邻于区域SCF1。这样，形成了由其中引入P型杂质的区域SCFl构成的ρ—型漂移层2，以及由其中未引入ρ型杂质的区域SCF2构成的η—型半导体区3。
[0198]在注入诸如硼(B)的ρ型杂质离子IMl时的杂质离子IMl的范围，也就是，从杂质离子頂I渗入η型半导体膜SCF的点起到杂质离子頂I停止渗入的点止的深度，比在注入诸如磷(P)或砷(As)的η型杂质离子IMlOl (见图24)时的杂质离子頂101的范围深。因此，ρ—型漂移层2的下表面与ρ+型漏极层I的上表面位于同一高度。那么，使ρ—型漂移层2与ρ+型漏极层I接触。另一方面，η—型半导体区3由其中未引入ρ型杂质的区域SCF2构成，使得η—型半导体区3的下表面与P+型漏极层I的上表面位于同一高度。那么，使η—型半导体区3与ρ+型漏极层I接触。
[0199]因此，能够容易地形成由ρ—型漂移层2和η—型半导体区3之间的界面构成的超结结构，以便从半导体膜SCF的上表面到达下表面。换句话说，也可以在半导体膜SCF的下部部分中，也就是，在半导体膜SCF的接触ρ+型漏极层I的部分中，形成超结结构。结果，能够增加ρ—型漂移层2和η—型半导体区3之间的界面的面积。
[0200]与第二比较例的半导体器件相比，在具有这种超结结构的本实施例的半导体器件中，能在保持P沟道型垂直MOSFET的击穿电压恒定的同时，充分降低导通电阻，并能提高半导体器件的性能。例如，与使用第二比较例的半导体器件相比，使用本实施例的半导体器件作为逆变器高侧MOSFET，能够简化逆变器的控制电路并能降低ρ沟道MOSFET的导通电阻。
[0201]此外，在本实施例的半导体器件的制造工艺中，用于执行半导体膜的外延生长的步骤数是一。因此，与第三比较例的半导体器件的制造工艺相比，在本实施例的半导体器件的制造工艺中，能够减少半导体器件的制造工艺的步骤数，并能降低制造成本。
[0202]另外，在本实施例的半导体器件的制造工艺中，为了形成ρ—型漂移层2和η—型半导体区3，可以不必执行形成绝缘膜IF200(见图26)和执行各向异性蚀刻的步骤。同样在这一点上，在本实施例的制造工艺中，与第三比较例的半导体器件的制造工艺相比，能够减少步骤数并能降低制造成本。此外，与第三比较例相比，在本实施例中，能够防止或降低由在侧壁SS201(见图26)中产生的缺陷引起的击穿电压的降低。
[Ο2。3]当在ρ +型漏极层I上方外延生长η型半导体膜SCF时，与外延生长ρ型半导体膜SCFlOO(见图24)的情况相比，由ρ+型漏极层I内的诸如硼构成的ρ型杂质，在外延生长之后的热处理等时，很可能会扩散到η型半导体膜SCF中。为此，当通过外延生长在ρ+型漏极层I上方形成η型半导体膜SCF时，为了防止或减少ρ型杂质从ρ+型漏极层I扩散到η型半导体膜SCF中，将极大地限制外延生长之后的处理条件，诸如热处理的条件。因此，鉴于极大地限制处理条件的事实，难以通过外延生长在P+型漏极层I上方形成η型半导体膜SCF，使得在形成的η型半导体膜SCF留在上面的情况下，将ρ+型漏极层I用作MOSFET的一部分。
[0204]另一方面，在本实施例中，通过将ρ型杂质引入到作为η型半导体膜SCF的主要部分的区域SCFl中，来形成由其中其中引入ρ型杂质的区域SCFl构成的ρ—型漂移层2。因此，作为η型半导体膜SCF的主要部分的区域SCFl不被遗留为η型半导体膜SCF。
[0205]此外，在本实施例中，形成有由η型半导体膜SCF的剩余区域SCF2构成的η—型半导体区3。然而，即使少量的ρ型杂质从ρ+型漏极层I扩散到η—型半导体区3中，也不会显著影响形成在P—型漂移层2和η—型半导体区3之间的界面中的超结结构。
[0206]换句话说，本发明人首次发现，通过以在留下作为不同于η型半导体膜SCF的主要部分的部分的区域SCF2的情况下形成η—型半导体区3的方式，利用在过去难以实现的、在ρ+型漏极层I上方外延生长η型半导体膜SCF，能形成良好的超结结构。
[0207]注意，在第三比较例的半导体器件的制造工艺中，如参考图27所述，当以下列步骤外延生长将要成为P—型漂移层202的、ρ型半导体膜SCF200时，ρ型杂质可能会从ρ+型漏极层I扩散到η型半导体膜SCF中。为此，将极大限制外延生长ρ型半导体膜SCF200的处理条件。结果，难以外延生长高质量的P型半导体膜SCF200。
[0208]基于实施例已经具体地描述了本发明人制造的本发明。然而，不用说，本发明不限于上述实施例，且在本发明的范围内可以制造各种变更和修改。
【主权项】
1.一种半导体器件制造方法，包括以下步骤: (a)制备P型半导体衬底； (b)在所述半导体衬底上方外延生长η型半导体膜； (c)将P型第一杂质的离子注入到所述半导体膜的第一区域中，并且不将所述第一杂质的离子注入到所述半导体膜的第二区域中，以形成由被引入所述第一杂质的所述第一区域构成的P型第一半导体区以及由未被引入所述第一杂质的所述第二区域构成的η型第二半导体区，所述第二区域与所述第一区域相邻； (d)形成从所述半导体膜的上表面到达所述第一半导体区的中间的第一凹槽； (e)在所述第一凹槽的内壁中形成栅绝缘膜； (f)在所述栅绝缘膜上方形成栅电极以便填充所述第一凹槽； (g)在所述第一半导体区的上部部分以及所述第二半导体区的上部部分中形成η型第三半导体区； (h)在所述第三半导体区的上部部分中形成P型第四半导体区； (i)形成接触所述第三半导体区和所述第四半导体区的源电极;和 (j)形成电耦合到所述半导体衬底的漏电极， 其中，由所述第一半导体区、所述第三半导体区、所述第四半导体区、所述栅绝缘膜和所述栅电极形成晶体管。2.根据权利要求1所述的半导体器件制造方法， 其中，使在(c)步骤中形成的所述第一半导体区与所述半导体衬底接触。3.根据权利要求1所述的半导体器件制造方法， 其中，在(b)步骤中外延生长被引入η型第二杂质的所述半导体膜， 其中，在(c)步骤中形成由被引入所述第二杂质并且未被引入所述第一杂质的所述第二区域构成的所述η型第二半导体区， 其中，在(g)步骤中通过将η型第三杂质的离子注入到所述第一半导体区的上部部分中和所述第二半导体区的上部部分中来形成所述第三半导体区，并且 其中，在(g)步骤中形成的所述第三半导体区中的所述第三杂质的浓度高于在(c)步骤中形成的所述第二半导体区中的所述第二杂质的浓度。4.根据权利要求1所述的半导体器件制造方法， 其中，(c)步骤包括以下步骤: (Cl)通过掩膜来覆盖所述第二区域并且从所述掩膜暴露所述第一区域； (c2)通过将所述第一杂质的离子注入到从所述掩膜暴露的所述第一区域中，并且通过不将所述第一杂质的离子注入到被所述掩膜覆盖的所述第二区域中，来形成所述第一半导体区和所述第二半导体区；和 (c3)在(c2)步骤之后去除覆盖所述第二区域的所述掩膜。5.根据权利要求1所述的半导体器件制造方法， 其中，(i)步骤包括以下步骤: (11)形成穿过所述第四半导体区并且到达所述第三半导体区的第二凹槽;和 (12)形成所述源电极以便填充所述第二凹槽。6.根据权利要求1所述的半导体器件制造方法， 其中，在(b)步骤中，所述半导体膜被外延生长在所述半导体衬底的第一主表面上方，其中，在(j)步骤中，所述漏电极被形成在所述半导体衬底的与所述第一主表面相反的第二主表面上方。7.根据权利要求5所述的半导体器件制造方法， 其中，在(il)步骤中，所述第二凹槽被形成为穿过所述第四半导体区并且到达所述第三半导体区的位于所述第二半导体区上方的部分。8.根据权利要求1所述的半导体器件制造方法， 其中，由所述晶体管来形成逆变器。9.根据权利要求1所述的半导体器件制造方法， 其中，所述第三半导体区的下表面比所述第一凹槽的底部高。10.根据权利要求1所述的半导体器件制造方法， 其中，使所述第三半导体区和所述第四半导体区与所述栅绝缘膜接触。11.一种半导体器件，包括: P型半导体衬底； P型第一半导体区，所述第一半导体区形成在所述半导体衬底上方；η型第二半导体区，所述第二半导体区与所述第一半导体区相邻地形成在所述半导体衬底上方； η型第三半导体区，所述第三半导体区形成在所述第一半导体区上方和所述第二半导体区上方； P型第四半导体区，所述第四半导体区形成在所述第三半导体区上方； 第一凹槽，所述第一凹槽在穿过所述第四半导体区并且穿过所述第三半导体区之后到达所述第一半导体区； 栅绝缘膜，所述栅绝缘膜形成在所述第一凹槽的内壁中； 栅电极，所述栅电极形成在所述栅绝缘膜上方以便填充所述第一凹槽； 源电极，所述源电极接触所述第三半导体区和所述第四半导体区；和 漏电极，所述漏电极电耦合到所述半导体衬底； 其中，由所述第一半导体区、所述第三半导体区、所述第四半导体区、所述栅绝缘膜和所述栅电极形成晶体管， 其中，通过将P型第一杂质的离子注入到在所述半导体衬底上方外延生长的η型半导体膜的第一区域中，并且通过不将所述第一杂质的离子注入到所述半导体膜的第二区域中，来形成所述第一半导体区和所述第二半导体区，所述第二区域与所述第一区域相邻， 其中，所述第一半导体区由被引入所述第一杂质的所述第一区域构成，并且 其中，所述第二半导体区由未被引入所述第一杂质的所述第二区域构成。12.根据权利要求11所述的半导体器件， 其中，使所述第一半导体区与所述半导体衬底接触。13.根据权利要求11所述的半导体器件， 其中，将η型第二杂质引入到所述半导体膜中， 其中，所述第二半导体区由被引入所述第二杂质并且未被引入所述第一杂质的所述第二区域构成， 其中，将η型第三杂质引入到所述第三半导体区中，并且 其中，所述第三半导体区中的所述第三杂质的浓度高于所述第二半导体区中的所述第二杂质的浓度。14.根据权利要求11所述的半导体器件， 其中，由所述晶体管来形成逆变器。
【文档编号】H01L29/06GK105895529SQ201610082172
【公开日】2016年8月24日
【申请日】2016年2月5日
【发明人】大谷欣也, 西村康弘
【申请人】瑞萨电子株式会社