通过有源区轮廓控制高度的半导体制造的方法
【专利摘要】根据一些实施例，本发明实施例提供了一种用于制造集成电路的方法。方法包括：在半导体衬底上形成沟槽，从而限定鳍式有源区；提取鳍式有源区的轮廓；根据鳍式有源区的轮廓确定蚀刻剂量；用介电材料填充在沟槽中；以及使用蚀刻剂量对介电材料实施蚀刻工艺，因此凹进介电材料并且限定鳍式有源区的鳍高度。本发明实施例涉及通过有源区轮廓控制高度的半导体制造的方法。
【专利说明】通过有源区轮廓控制高度的半导体制造的方法
[0001 ] 交叉参考
[0002]本申请要求于2015年2月13日提交的第62/116，257号美国临时专利申请的优先权，其全部内容结合于此作为参考。
技术领域
[0003]本发明实施例涉及通过有源区轮廓控制高度的半导体制造的方法。
【背景技术】
[0004]在集成电路工业的先进的技术节点中，半导体器件的临界尺寸变得越来越小。采用了各种新的组分和结构。例如，高k介电材料和金属用于形成诸如金属氧化物半导体场效应晶体管(MOSFET)的场效应晶体管(FET)的栅极堆叠件。也使用三维(3D)鳍式场效应晶体管(FINFET) ο但是，在FINFET中，鳍式有源区在半导体衬底之上突出。从晶圆至晶圆、批次至批次、产品至产品控制鳍式有源区的均匀的高度是有难度的。相应地，电路的性能和质量受到影响。例如，在形成金属栅极堆叠件的现有方法中，在栅极替换工艺中形成金属栅极，栅极替换工艺去除伪栅极且用栅极材料填充入栅极沟槽中。由于较高的封装密度和较小的部件尺寸，尤其为了 FINFET，实现合适的间隙填充和轮廓控制是有难度的。
[0005]因此，用于形成FINFET的集成电路的方法和系统需要解决上述问题。
【发明内容】
[0006]根据本发明的一些实施例，提供了一种方法，包括:在半导体衬底上形成沟槽，从而限定鳍式有源区；提取所述鳍式有源区的轮廓;根据所述鳍式有源区的轮廓确定蚀刻剂量;在所述沟槽中填充介电材料；以及使用所述蚀刻剂量对所述介电材料实施蚀刻工艺，从而凹进所述介电材料和限定所述鳍式有源区的鳍高度。
[0007]根据本发明的另一些实施例，还提供了一种方法，包括:在衬底上形成第一沟槽，从而在所述衬底上限定第一脊状部件;测量所述第一脊状部件的侧壁角度(SWA);根据所述SWA和期望的高度来确定蚀刻剂量;在所述第一沟槽中填充材料；以及使用所述蚀刻剂量，对所述材料实施蚀刻工艺，从而凹进所述材料和限定具有所述期望的高度的所述第一脊状部件。
[0008]根据本发明的又一些实施例，还提供了一种用于半导体制造的系统，包括:计量工具，可操作地测量形成在半导体衬底上的鳍式有源区的轮廓;蚀刻装置，可操作地对所述半导体衬底实施蚀刻工艺；以及制造模块，与所述计量工具和所述蚀刻装置耦合，其中，设计所述制造模块以基于所述鳍式有源区的轮廓确定蚀刻剂量。
【附图说明】
[0009]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。
[0010]图1是根据一些实施例构建的制造半导体结构的方法的流程图。
[0011]图2至图8和图15是根据一些实施例构造的在各个制造阶段的半导体结构的截面图。
[0012]图9和图10是根据一些实施例构造的半导体结构的截面图。
[0013]图11至图14是根据一些其他实施例构造的在各个制造阶段的半导体结构的截面图。
[0014]图16至图19是根据一些实施例构造的在各个制造阶段的半导体结构的截面图。
[0015]图20是根据一些实施例构建的图19中的半导体结构的栅极堆叠件的截面图。
[0016]图21是根据一些实施例构建的图19中的半导体结构的顶视图。
[0017]图22是根据一些实施例构建的图21中的半导体结构的截面图。
[0018]图23是系统的示例性实施例的示意图，在该系统中实施图1的方法。
【具体实施方式】
[0019]应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
[0020]图1是根据本发明的各个方面构成的制造具有鳍式有源区的半导体结构的方法100的流程图。图2至图8和图15是根据一些实施例的在各个制造阶段的半导体结构200的截面图。图9和图10是根据各个实例构造的半导体结构的截面图。共同地描述半导体结构200和制造半导体结构200的方法100。
[0021]参考图1和图2，方法100开始于提供半导体衬底210。半导体衬底210包括硅。可选地，衬底210包括锗或硅锗。在其他实施例中，衬底210可以使用诸如金刚石、碳化硅、砷化镓、GaAsP、AlInAs、AlGaAs、GaInP或它们的其他合适的组合的另一半导体材料。
[0022]方法100继续操作110，在半导体衬底210中形成一个或多个沟槽。如图3所示，在一些实施例中，形成沟槽包括:形成限定用于鳍式有源区的区域的蚀刻掩模220;以及进一步包括:如图4所示，穿过蚀刻掩模220的开口，对半导体衬底210实施蚀刻工艺，从而将图案从蚀刻掩模220转印至半导体衬底210。在一些实施例中，蚀刻掩模220是有效地对抗蚀刻工艺的硬掩模。硬掩模包括一层或多层介电材料层。在一些实例中，硬掩模包括氧化娃、氮化娃、碳化硅或氮氧化硅。在实例中，硬掩模包括氧化硅层和形成在氧化硅层上的氮化硅层。硬掩模的形成包括沉积和图案化。例如，硬掩模的沉积包括:通过热氧化工艺形成氧化硅层以及通过化学汽相沉积(CVD)工艺形成氮化硅层。硬掩模的图案化包括:在硬掩模上形成图案化的光刻胶层，穿过图案化的光刻胶层的开口蚀刻硬掩模，以及剥离光刻胶层。根据一些实施例，通过包括:光刻胶涂布、软烘烤、掩模对准、图案化曝光、曝光后烘烤、显影光刻胶和硬烘烤的步骤来形成图案化的光刻胶。也可以通过其他适合的方法(诸如无掩模光刻、电子束写入、离子束写入和分子印迹)来形成或替换图案化的光刻胶层。在其他实施例中，蚀刻掩模220是诸如图案化的光刻胶层的软掩模，其能够有效地对抗对半导体衬底210施加的蚀刻工
-H-
O
[0023]如图4所示，操作110包括:穿过蚀刻掩模220的开口，对半导体衬底210施加蚀刻工艺，从而形成一个或多个沟槽225和鳍式有源区230。鳍式有源区230向外突出且提供3D有源部件。对半导体衬底210施加的蚀刻工艺可以包括:干蚀刻、湿蚀刻或它们的组合。在一些实施例中，利用包括KOH溶液的蚀刻剂，对硅衬底施加湿蚀刻工艺。在一些实施例中，利用包括诸如CF4、SF6、NF3或Cl2的含氟气体、含氯气体或它们的组合的蚀刻剂，对硅衬底施加干蚀刻工艺。在一些实施例中，在形成沟槽225之后，诸如通过蚀刻工艺，在本制造阶段去除蚀刻掩模220 0
[0024]图5是根据一些实施例构建的部分的半导体结构200的截面图。参照图1和图5，方法100包括:提取鳍式有源区230的轮廓，或特别地提取鳍式有源区230的轮廓参数的操作120。在一些实施例中，鳍式有源区230的轮廓参数包括:鳍式有源区230的侧壁角度(SWA)。在一些实施例中，鳍式有源区230的轮廓参数包括SWA和其他参数，诸如跨越于邻近的鳍式有源区230之间的水平沟槽尺寸。在一些实施例中，鳍式有源区可以具有更复杂的轮廓以及可以需要更多的轮廓参数。
[0025]操作120包括使用合适的计量技术和计量工具来提取鳍式有源区230的轮廓的测量工艺。在一些实施例中，鳍式有源区230的轮廓由光学临界尺寸(OCD)计量工具测量。OCD技术是用于精确地确定半导体晶圆上的电路部件的尺寸(诸如，宽度、高度或侧壁角度)的临界尺寸测量技术。OCD技术将非接触光学技术和强大的数据分析软件结合来为线宽、高度和侧壁角度提供高度准确的测量结果。该技术可用于单独平台和集成平台。在进一步的实施例中，基于散射测量的光学临界尺寸计量(OCD)用于测量鳍式有源区230的轮廓，其优势是为集成电路结构提供几乎非破坏式测量。此外，OCD不受鳍式有源区230的边缘粗糙度的影响。在一些其他实施例中，可以额外地或可选地使用诸如扫描式电子显微镜(SEM)的其他计量工具以提取鳍式有源区230的轮廓。
[0026]由于侧壁角度，当从不同水平面测量时，鳍式有源区230的水平尺寸不同。如图5所示，从鳍式有源区230的顶面，在高度Hl处测量的鳍式有源区230的宽度为W1。从鳍式有源区230的顶面，在高度H2处测量的鳍式有源区230的宽度为W2。当H2大于Hl时，通常W2大于Wl。参数SWA涉及通过诸如SWA= (H2-H1 )/(W2-Wl)的公式的那些参数。当鳍式有源区230的轮廓更复杂时(诸如，弯曲的侧壁)，如果需要，操作120可以包括提取额外的数据或完整轮廓。在一些实例中，操作120包括测量和数据分析，从而获得合适的参数(诸如SWA)。鳍式有源区230的轮廓用于确定在随后的制造阶段的蚀刻工艺，鳍式有源区的轮廓的合适参数是那些与蚀刻工艺有关的参数。
[0027]在一些实施例中，测量多个鳍式有源区以用于相应的轮廓。在这种情况下，轮廓是多个鳍式有源区的平均值。例如，通过用于相应的SWA的OCD测量半导体衬底210的在不同位置(诸如晶圆边缘和晶圆中心)处的各个鳍式有源区。然后，对SWA施加平均过程以确定半导体衬底210的平均SWA。在一些其他实施例中，平均SWA可以是成批的，诸如生产批量，的多个晶圆的平均SWA。
[0028]参照图1，方法100也包括通过确定用于后续蚀刻工艺的蚀刻剂量的操作130，其在后续阶段执行并且随后将描述操作130。蚀刻剂量是涉及蚀刻工艺的参数。例如，蚀刻剂量可以限定为蚀刻强度和蚀刻持续时间的乘积。在一些实施例中，当给定蚀刻剂和蚀刻条件(诸如衬底温度)时，通过蚀刻持续时间确定蚀刻剂量。在这种情况下，当蚀刻剂量加倍时，蚀刻持续时间加倍。
[0029]在操作130中，根据鳍式有源区230的提取的轮廓来确定蚀刻剂量。在特别的实例中，根据鳍式有源区230的SWA来确定蚀刻剂量。当SWA变化时，也相应地调整蚀刻剂量，以使鳍式有源区230的期望的高度保持不变。此外，根据鳍式有源区230的提取的轮廓和鳍式有源区230的期望的高度来确定蚀刻剂量。操作130提供了根据鳍式轮廓(诸如，SWA)来微调/调整蚀刻剂量的机制，以使从晶圆至晶圆和批次至批次的鳍式有源区230的高度保持基本上相同。在一些实施例中，操作130包括使用公式来确定蚀刻剂量，该公式将蚀刻剂量与鳍式有源区的轮廓的一个或多个参数相关联。在一些实施例中，操作130包括使用查询表来确定蚀刻剂量，该查询表将蚀刻剂量与鳍式有源区的轮廓的一个或多个参数相关联。根据历史制造数据可以产生和更新查询表。在一些其他实施例中，操作130包括根据鳍式有源区的轮廓的变化，或通过查询表或公式，调整蚀刻剂量。在引入蚀刻工艺之后，将在随后使用更多的细节进一步描述操作130。
[0030]重新参照图1，方法100继续操作140，操作140通过使用诸如氧化硅、氮化硅、氮氧化娃、低k介电材料、其它合适的介电材料或它们的组合的一种或多种介电材料240填充入沟槽225中。填充的沟槽可以具有多层结构。在一个实例中，填充材料的沟槽包括衬垫层和形成在衬垫层上的另一介电材料。
[0031]在一些实施例中，操作140中介电层240的填充包括沉积150(如图6所示)和抛光160(如图7所示)。在一些实例中，至沟槽225的介电材料240的沉积150包括通过诸如高密度等离子体CVD (HDPCVD)的化学汽相沉积(CVD)形成诸如氧化硅的热氧化衬垫层和随后的另一介电材料，高密度等离子体CVD (HDPCVD)具有沉积和蚀刻效应以用于更好间隙填充结果。在沉积150之后，在沟槽225中填充介电材料240，并且也可以过量地形成在鳍式有源区230上。可选地，操作150可以可选地包括其他技术以在沟槽225中形成介电材料240。例如，可以通过旋涂化学溶液并且固化溶液以形成旋涂玻璃或聚合物介电材料从而在沟槽225中形成氧化硅。
[0032]在一些实例中，抛光160包括对半导体衬底210施加化学机械抛光(CMP)工艺以去除过量的介电材料240并且以全面地平坦化半导体衬底210的顶面，从而导致形成在鳍式有源区230之间的隔离部件。在一些实例中，操作160可以可选地包括回蚀刻工艺，回蚀刻工艺以基本上相同的速率去除介电材料240和鳍式有源区230。
[0033]参照图1和图8，方法100继续操作170，操作170通过对半导体结构200实施蚀刻工艺以选择性地蚀刻介电材料240和凹进介电材料240，从而形成浅沟槽隔离(STI)部件245以及限定具有一定高度H的鳍式有源区230。设计蚀刻工艺以具有在操作130处确定的蚀刻剂量。特别地，为了实现鳍式有源区230的从晶圆至晶圆和从批次至批次的均匀的高度，根据鳍式有源区230的轮廓来确定或调整蚀刻剂量。特别地，根据从鳍式有源区230的轮廓提取的一个或多个轮廓参数来确定或调整蚀刻剂量。在一些实例中，轮廓参数包括侧壁角度。在其他实例中，轮廓参数包括沟槽225的侧壁角度和尺寸。在各个实施例中，蚀刻工艺包括设计为选择性地蚀刻介电材料240的湿蚀刻、干蚀刻或组合。例如，当介电材料240包括氧化硅时，蚀刻工艺可以包括具有稀释的氢氟酸(DHF)的蚀刻剂的湿蚀刻。
[0034]在相应的产品的说明书中限定鳍式有源区230的高度H。当高度H的变化超过由说明书限定的可容范围时，在半导体结构200中的相应的电路的性能基本上降低。在具有较小的部件尺寸的先进的技术节点中，控制鳍式有源区的高度H更有难度。由于均匀的鳍高度直接影响器件性能和可靠性，尤其是对于具有FINFET的3D结构和具有更小部件尺寸的先进的技术。公开的方法提供了根据鳍式有源区230的轮廓动态地微调/调整蚀刻剂量的方法，其有效地减少了鳍式有源区的高度的变化。蚀刻剂量限定在蚀刻工艺的配方中。在一些实施例中，当蚀刻工艺的其他参数(诸如，蚀刻化学物和蚀刻剂的温度)给定时，蚀刻剂量由蚀刻持续时间限定。它的机制在下面进一步解释。
[0035]通过我们的实验，发现蚀刻厚度受到蚀刻体积(将要去除的介电材料的体积)的影响，其称为蚀刻体积效应。例如，介电材料240的在给定区域中的去除的体积与蚀刻剂的化学供应成正比例，并且因此与蚀刻剂量成正比例。
[0036]图9和图10示出了基本上相似但是具有不同轮廓的鳍式有源区，尤其具有不同SWA的鳍式有源区的两个半导体结构。图8中的鳍式有源区具有第一 SWA并且图9中的鳍式有源区具有不同于第一SWA的第二SWA。如图9和图10示出，通过施加具有相同的蚀刻剂量的相同的蚀刻工艺，介电材料的去除部分的厚度不同，诸如分别地Tl和T2。由于第一SWA较大，所以第一蚀刻的介电厚度Tl较小。由于水平沟槽尺寸在蚀刻工艺期间决定化学供应，所以蚀刻工艺受到水平沟槽尺寸(诸如，跨越两个邻近的鳍式有源区之间的尺寸CDl)的影响。由于SWA决定将要去除的介电材料的量以使达到一定的凹进深度，所以蚀刻工艺也涉及SWA。通过具有相同的蚀刻剂量的相同蚀刻工艺，在图8的半导体结构中去除介电材料240的第一体积Vl并且在图9的半导体结构中去除介电材料240的第二体积V2。当CD I和CD2相同时，化学供应相同。在这种情况下，Vl基本上等于V2。相应地，由于第二SWA不同于第一SWA，所以第二厚度T2不同于第一厚度Tl。在这个特别实例中，由于第二SWA小于第一侧壁角度，所以第二厚度T2大于第一厚度Tl。
[0037]考虑到蚀刻体积效应，操作120提取鳍式有源区230的轮廓并且操作130根据鳍式有源区230的轮廓和进一步根据理想的鳍高度H来确定蚀刻剂量，以使从晶圆至晶圆和从批次至批次的鳍高度基本上相同。即使之前的工艺(诸如操作110)可以引入变化，造成了鳍式有源区230的轮廓不同，鳍高度的变化通过执行操作120、130和150去除或最小化。
[0038]在各个实施例中，可以不同地执行操作130。例如，基于历史数据，建立查询表以使蚀刻剂量与SWA配对。当通过操作120提取SWA时，根据SWA使用已保存的查询表来确定蚀刻剂量。在另一实例中，根据基线SWA来确定基线蚀刻剂量。当改变提取的SWA时，根据公式(线性公式或非线性公式，取决于蚀刻工艺的轮廓和特性的复杂性)确定蚀刻剂量的相对变化。
[0039]在另一实例中，在较小范围中，蚀刻剂量的变化与SWA的变化成正比例。因此，剂量变化和SWA变化的比率是给定的蚀刻装置和给定的蚀刻工艺的常数。与蚀刻装置和蚀刻工艺相关联的历史制造数据用于确定比率。因此，操作130包括使用确定的比率根据SWA变化，来确定剂量变化。可以根据新的制造数据来调整比率，从而捕捉蚀刻工艺的移位以及其他相关联的移位。
[0040]本方法100可以包括其他可选操作。例如，可以在CMP工艺之前通过蚀刻工艺去除蚀刻掩模220，或者通过CMP工艺去除蚀刻掩模220，或者在CMP工艺期间作为抛光掩模保留蚀刻掩模220。在最后的这种情况中，在CMP工艺之后，可以通过蚀刻工艺去除蚀刻掩模220。在图3至图7所示的实施例中，在操作140之前去除蚀刻掩模220。
[0041 ]在图11至图15所示的其他实施例中，在CMP工艺之后，保留蚀刻掩模220。特别地，如图11所示，在操作110之后，形成沟槽225，蚀刻掩模220保留在鳍式有源区230的顶上。在操作150中，如图12所示，介电材料240沉积在沟槽25中并且也可以沉积在蚀刻掩模220上。在操作160中，对介电材料240施加CMP工艺以去除蚀刻掩模220之上的多余的部分。如图13所示，使用蚀刻掩模220作为抛光停止层，CMP工艺可以停止在蚀刻掩模220上。通过这个方法，更好地控制介电材料240的厚度。在操作170中，如图14所示，蚀刻工艺凹进介电材料240，从而形成浅沟槽隔离部件245。在蚀刻工艺期间，蚀刻掩模220保留在鳍式有源区230上并且进一步用作保护层以保护鳍式有源区230受到蚀刻工艺的损坏。之后，通过诸如利用选择性地去除蚀刻掩模220的蚀刻剂的湿蚀刻的合适的技术去除蚀刻掩模220，导致如图8中所示的半导体结构200。操作170中的蚀刻工艺使用由操作130确定的蚀刻剂量。但是，在本实施例中，由于蚀刻掩模220，介电材料240在操作160中的CMP之后和蚀刻工艺之前厚度不同，因此确定的蚀刻剂量不同于图7至图8中的蚀刻工艺的蚀刻剂量。
[0042]参照图1，在上述操作之前、期间和/或之后，方法100可以进一步包括其他操作。在一些实施例中，方法100包括操作180以在鳍式有源区230上形成诸如FET的各种器件。相应地，那些FET称为鳍式场效益晶体管(FINFET)。
[0043]在一些实施例中，如图15所示，FINFET的形成包括形成FINFET的栅极堆叠件260。栅极堆叠件260包括栅极介电层和形成于栅极介电层上的栅极导电层。可以通过栅极替换工艺形成栅极堆叠件。在栅极替换工艺中，形成伪栅极，之后形成源极部件和漏极部件，并且然后，用具有高k介电材料和金属的金属栅极替换伪栅极。
[0044]在一些实施例中，栅极介电层包括形成在鳍式有源区230上的高k介电材料层。栅极介电层可以进一步包括:插入在鳍式有源区230和高k介电材料层之间的界面层(IL)。
[0045]在进一步的实施例中，界面层包括通过诸如原子层沉积(ALD)、热氧化或UV-臭氧氧化的合适的技术形成的氧化硅。高k介电层包括具有高于热氧化硅的介电常数的介电常数(约3.9)的介电材料。通过诸如ALD的合适的工艺形成高k介电材料层。形成高k介电材料层的其他方法包括金属有机化学汽相沉积(M0CVD)、物理汽相沉积(PVD)、UV-臭氧氧化或分子束外延(MBE)。在一个实施例中，高k介电材料包括Hf O2。可选地，高k介电材料层包括金属氮化物、金属硅酸盐或其他金属氧化物。
[0046]栅极导电层包括诸如掺杂的多晶硅、硅化物、金属或金属合金的一种或多种导电材料。在一些实施例中，栅极导电层包括铝、铜、钨或其他合适的导电材料。在各个实例中，栅极导电层可以不仅包括导电层，诸如覆盖层、具有调整为用于每种类型(η类型或P类型)的FET的合适的功函数和填充金属(诸如，铝)功函层。
[0047]可以通过栅极替换工艺形成栅极堆叠件。在栅极替换工艺中，形成伪栅极，之后形成源极部件和漏极部件，并且然后，用具有高k介电材料和金属的金属栅极替换伪栅极。源极部件和漏极部件的形成可以包括形成轻掺杂的漏极(LDD)部件，并且然后，重掺杂的源极和漏极(S/D)。源极部件和漏极部件的形成可以涉及一个或多个离子注入工艺。在一些实施例中，应变的源极部件和应变漏极部件通过以下方法形成:通过蚀刻源极区域和漏极区域来形成以形成源极凹槽和漏极凹槽，通过外延生长一种或多种半导体材料来填充凹槽，一种或多种半导体材料与半导体衬底的半导体材料不同以用于应变效应，从而增强沟道区域中的载流子迀移率。在外延生长期间，可以原位掺杂源极部件和漏极部件。
[0048]根据一些实施例，下面进一步描述具有一个或多个FINFET器件的半导体结构200和操作180。为了简洁，在接下来的附图中的半导体结构200可以仅包括图15的部分(部分200A)。尽管在接下来的附图中，半导体结构200可以示出一个鳍式有源区230和一个栅极堆叠件，但是应该理解，在各种配置中，半导体结构200可以包括多个鳍式有源区230和多个栅极堆叠件，诸如多个栅极堆叠件平行地配置并且每个栅极堆叠件设置在多个鳍式有源区230上方。
[0049]在操作170之后，鳍式有源区230可以包括与半导体衬底210的半导体材料相同的半导体材料，诸如硅。可选地，鳍式有源区230包括不同于半导体衬底210的半导体材料的半导体材料。鳍式有源区230包括根据诸如应变器件、高频器件或发光二极管的单个应用配置的不同半导体材料的两个或多个半导体层。例如，鳍式有源区230包括第一硅层、位于第一硅层上的硅锗层以及位于硅锗层上的第二硅层。在另一实例中，鳍式有源区230包括第一硅锗层、位于第一硅锗层上的硅层以及位于硅层上的第二硅锗层。在一些实施例中，在操作110之前，通过实施选择性外延生长(SEG)来形成鳍式有源区230中的各个半导体层。在其他实施例中，在操作160之后，通过实施SEG来形成鳍式有源区230中的各个半导体层。特别地，在操作160之后，凹进鳍式有源区230，并且然后，在凹槽中通过SEG来形成半导体层。可以实施CMP工艺以平坦化顶面。
[0050]参照图16，可以在鳍式有源区230中形成掺杂阱270。在一些实施例中，设计鳍式有源区230以形成诸如P型FET(pFET)或η型FET(nFET)的FET。在一些实例中，将在有源区230上形成pFET并且掺杂阱270包括诸如磷(P)的η型掺杂剂。在一些其他实例中，将在有源区230上形成nFET并且掺杂阱270包括分布在有源区中的诸如硼(B)的P型掺杂剂。可通过诸如一个或多个离子注入的合适的掺杂工艺将掺杂剂引入衬底210以形成掺杂阱270。
[0051]仍然参照图16，一个或多个伪栅极堆叠件272形成在半导体衬底210上。伪栅极堆叠件220包括栅极介电层274(诸如氧化硅)和栅极导电层276(诸如多晶硅)。栅极堆叠件270的形成包括沉积和图案化。图案化进一步包括光刻工艺和蚀刻。硬掩模层可以进一步用于图案化栅极堆叠件270。
[0052]参照图17，源极和漏极(S/D)部件280形成在鳍式有源区230中。在一些实施例中，栅极间隔件278和轻掺杂的漏极(LDD)部件282进一步形成在鳍式有源区230中。
[0053 ]栅极间隔件278包括诸如氧化硅、氮化硅或氮氧化硅的介电材料。通过包括沉积和蚀刻的程序，在栅极堆叠件272的侧壁上形成栅极间隔件278。通过相应的离子注入，形成S/D部件280和LDD部件。接下来实施一个或多个热退火工艺以激活掺杂物质。S/D部件280和LDD部件282包括相同类型的导电性和不同的掺杂浓度。在一个程序中，在具有第一类型的导电性和较低的掺杂浓度的鳍式有源区230上形成LDD部件282;在栅极堆叠件272的侧壁上形成栅极间隔件278;以及然后，在具有第一类型的导电性和较高的掺杂浓度的鳍式有源区230上形成S/D部件280。
[0054]在一些实施例中，通过外延增长形成S/D部件280以增强器件性能，诸如用于增强迀移率的应变效应。在进一步的本实施例中，源极和漏极280的形成包括选择性地蚀刻衬底210以形成凹槽；以及在凹槽中外延生长半导体材料以形成S/D280。可使用湿和/或干蚀刻工艺以选择性地蚀刻衬底210的材料来形成凹槽。在进一步的本实施例中，栅极堆叠件272、栅极间隔件278和STI245共同作为蚀刻硬掩模，从而在源极和漏极区中形成凹槽。在一些实例中，使用蚀刻剂来形成凹槽，蚀刻剂诸如四氟化碳(CF4)、四甲基氢氧化铵(THMA)、其他合适的蚀刻剂或它们的组合。
[0055]之后，通过在晶体结构中外延生长S/D部件280来使用半导体材料填充凹槽。外延生长可以包括原位掺杂以形成具有适当掺杂剂的S/D。在一些实施例中，外延生长是在外延生长期间涉及蚀刻的选择性沉积工艺，从而半导体材料基本上生长在凹槽中的半导体表面上。特别地，选择沉积工艺涉及用于蚀刻效应的氯和使得沉积具有选择性。设计和调整选择性沉积工艺以外延生长以使形成在凹槽中的S/D280包括在晶体结构中的半导体材料。该半导体材料与衬底210的半导体材料不同。例如，半导体材料包括碳化硅或硅锗而衬底210是硅衬底。在一些实施例中，半导体材料选择为用于在沟道区域中的合适的应变效应，使得提高相应的载流子迀移率。在一个实例中，鳍式有源区230是用于pFET的，半导体材料为用于S/D280的掺杂有硼的硅锗，而衬底210为硅衬底。在另一实例中，鳍式有源区230是用于nFET的，半导体材料为用于S/D280的掺杂有磷的碳化娃，而衬底210为娃衬底。
[0056]在又另一实施例中，硅化物可以进一步形成在源极和漏极区上以减少接触电阻。可以通过称为自对准硅化物(自对准多晶硅化物)的技术形成硅化物部件，自对准硅化物的技术包括:金属沉积(诸如镍沉积)至硅衬底上，热退火以使金属与硅反应以形成硅化物，并且对去除的未反应的金属。
[0057]仍然参照图17，在衬底和栅极堆叠件272上形成层间电介质(ILD)284。ILD284通过诸如CVD的适当的技术沉积。ILD284包括介电材料，诸如氧化硅、低k介电材料或组合。然后，之后可以施加化学机械抛光(CMP)工艺以极化ILD284的表面。在一个实例中，通过CMP工艺暴露出栅极堆叠件以用于后续的处理步骤。在之前的操作中未去除用于图案化栅极堆叠件272的硬掩模的另一实例中，CMP也去除硬掩模。可选地，CMP停止在硬掩模上并且之后，通过蚀刻工艺去除硬掩模。
[0058]参照图18，部分地或完全地去除伪栅极堆叠件272，导致栅极沟槽286。去除伪栅极包括一个或更多蚀刻步骤以通过一个或多个湿蚀刻、干蚀刻或组合的合适的蚀刻工艺选择性地去除栅极导电层276，或可选地去除栅极堆叠件272。
[0059]参照图19，将各种栅极材料层填充至栅极沟槽286中，从而在栅极沟槽286中形成金属栅极290。在诸如后高k工艺的一些实施例中，栅极材料层包括栅极介电层294和栅极导电(或栅电极)层296。栅极介电层294包括高k介电材料。栅极导电层296包括金属。在一些实施例中，栅极导电层296包括多个层，诸如覆盖层、功函金属层、阻挡层和填充金属层(诸如铝或钨)。栅极材料层可以进一步包括:插入在衬底210和高k介电材料之间的诸如氧化硅的界面层292。界面层292是栅极介电层的部分。各种栅极材料层通过诸如CVD、PVD、镀、ALD或其他合适的技术的沉积填充在栅极沟槽286中。
[0060]高k介电层294包括Hf02、或可选地金属氮化物、金属硅酸盐或其他金属氧化物。通过诸如ALD的合适的工艺形成高k介电层294。形成高k介电材料层的其他方法包括M0CVD、PVD、UV-臭氧氧化或MBE。
[0061 ]在图20中的截面图中所示的一个实施例中，栅电极256包括覆盖层296A、阻挡层296B、功函金属层296C、另一阻挡层296D和填充金属层296E。在进一步的实施例中，覆盖层296A包括通过诸如ALD的适当的沉积技术形成的氮化钛、氮化钽或其他合适的材料。阻挡层296B包括通过诸如ALD的适当的沉积技术形成的氮化钛、氮化钽或其他合适的材料。
[0062]功函金属层296C包括具有适当的功函数的金属或金属合金的导电层，以使为其器件性能增强相应的FET。用于pFET和nFET的功函(WF)金属层296C不同，分别地称为η型WF和P型WF金属。WF金属的选择取决于将在有源区230上形成的FET。例如，半导体结构200包括用于nFET的第一有源区230和用于pFET的另一有源区，并且相应地，η型WF金属和P型WF金属分别地形成在相应的栅极堆叠件中。特别地，η型WF金属是具有第一功函数的金属，从而减小相关联的nFET的阈值电压。η型WF金属接近硅导电带能(Ec)或较低的功函数，呈现出电子逃逸更容易。例如，η型WF金属具有约4.2eV或更小的功函数。P型WF金属是具有第二功函数的金属，从而减小相关联的pFET的阈值电压。P型WF金属接近娃价带能(Ev)或较高的功函数，呈现出至核心的更强的电子结合能。例如，P型功函金属具有约5.2eV或更高的WF。
[0063]在一些实施例中，η型WF金属包括钽(Ta)。在其他实施例中，η型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其他实施例中，η金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。η型WF金属可以包括用于优化器件性能和处理兼容性的用作堆叠件的各种金属基膜。在一些实施例中，P型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，P型金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)或它们的组合。P型WF金属可以包括用于优化器件性能和处理兼容性的用作堆叠件的各种金属基膜。通过诸如PVD的合适的技术，沉积功函金属。
[0064]阻挡层296D包括通过诸如ALD的适当的沉积技术形成的氮化钛、氮化钽或其他合适的材料。在各种实施例中，填充金属层296E包括铝、钨或其他合适的金属。通过诸如PVD或镀的合适的技术来沉积填充金属层296E。
[0065]图19中的半导体结构也进一步示出在图21和图22中。图21为半导体结构200的顶视图。图19和图22分别是图21的半导体结构200沿虚线AA ’和BB ’的截面图。图21示出了两个鳍式有源区230，但是为了简洁，图22仅示出了一个鳍式有源区230。应该理解，半导体结构200可以包括两个或更多鳍式有源区230和两个或更多栅极堆叠件290。各种相应的nFET、pFET和其他电路器件形成在衬底210上。特别地，栅极290设置在鳍式有源区230和隔离部件245上。鳍式有源区230上的栅极290的第一部分和隔离部件245上的栅极290的第二部分在不同水平面处(换言之，不共面)具有相应的底面。
[0066]参照回图1，方法100可以包括其他制造操作。在一些实施例中，互连结构形成在衬底上并且设计为耦合各个晶体管和其他器件以形成功能电路。互连结构包括各种导电部件，诸如用于横向连接的金属线和用于垂直连接的接触件/通孔。各种互连部件可以采用包括铜、钨和硅化物的各种导电材料。在一个实例中，使用镶嵌工艺以形成基于铜的多层互连结构。在另一实施例中，钨用于形成位于接触孔中的钨插塞。
[0067]图23示出了根据一些实施例构建的执行方法100的制造系统300的示例性实施例的示意图。装置300包括与计量工具320和蚀刻装置330耦合的制造模块310。在一个实例中，计量工具320可以是OCD工具。蚀刻装置330是实施操作170的蚀刻工艺的工具。制造模块310可以嵌入在蚀刻装置330中或分布在半导体制造系统中。制造模块310包括软件、硬件和数据库340。数据库340设计为保存和保持蚀刻配方、器件规格(诸如，鳍高度)、历史制造数据和/或匹配SWA和蚀刻剂量的查询表。制造模块310进一步包括设计为提取鳍式有源区230的轮廓(诸如，SWA)的鳍轮廓提取模块(FPE模块)350 APE模块350耦合计量工具320并且通过计量工具(操作120)基于测量提取鳍轮廓。制造模块310进一步包括设计为基于提取的鳍轮廓确定蚀刻工艺的蚀刻剂量的蚀刻剂量(ED)模块360，。相应地，通过ED模块360来执行操作130 JD模块360耦合用于鳍轮廓的FPE模块350并且耦合用于各种数据(诸如，理想的鳍高度)的数据库340 AD模块360进一步耦合蚀刻装置330以将确定的蚀刻剂量提供至蚀刻装置，从而通过具有确定的蚀刻剂量的蚀刻装置330执行操作170中的蚀刻工艺，因此形成鳍式有源区230，鳍式有源区230的鳍高度具有从晶圆至晶圆和从批次至批次的最小的变化。系统300可以进一步包括其他模块、制造装置和耦合或集成在一起的计量工具。在各种实例中，系统300的各种实体通过互联网、内联网或其他有线/无线通信装置耦合在一起。
[0068]本发明不限制于应用，其中半导体结构包括诸如金属氧化物硅(MOS)晶体管的场效应晶体管，并且可以延伸至具有金属栅极堆叠件的其他集成电路。例如，半导体结构200可以包括动态随机存取存储器(DRAM)单元、单一电子晶体管(SET)和/或其他微电子器件(在此共同地称为微电子器件)。在另一些实施例中，半导体结构200包括FinFET晶体管。当然，本发明的各方面也适用于和/或容易适应其他类型的晶体管，并且可以用在许多不同的应用中，包括传感器单元、存储器单元、逻辑单元和其他。
[0069]本发明提供了半导体结构及其制造方法。该方法包括提取鳍式有源区的轮廓，根据鳍式有源区轮廓来确定或调整蚀刻剂量;并且使用蚀刻剂量实施蚀刻工艺以凹进介电材料，从而形成鳍式有源区和浅沟槽隔离部件。确定蚀刻剂量的操作可以使用查询表或公式。可选地，执行前馈环路以使之前晶圆的轮廓的变化用于调整后续晶圆的蚀刻剂量。本发明的一些实施例提供了优于现有技术的优势，但是应当理解，其他实施例可以提供不同的优势，不是所有的优势都必须在本文中论述，并且没有特定的优势是所有的实施例都需要的。通过使用公开的方法，在相应的半导体结构中的鳍式有源区的高度的变化减小，并且器件性能增强。通过使用公开的方法，也可以控制鳍高度负载小于6nm。由于鳍高度负载，鳍高度负载定义为鳍高度变化。例如，一个结构具有密集鳍图案，该密集鳍图案具有平行密集布置的1000个鳍部件，并且另一结构具有隔离的鳍图案，隔离的鳍图案具有与其他鳍部件隔离的4个鳍部件。在第一结构中的密集鳍图案和第二结构中的隔离的鳍图案之间的鳍高度差是鳍高度负载。我们的实验一致地显示:如果使用现有方法，鳍高度负载多于6nm;以及如果使用公开的方法，鳍高度负载小于6nm。特别地，在一些实例中，通过使用公开的方法，控制鳍高度负载在Inm和3nm的范围内。总之，通过公开的方法，根据鳍高度变化，鳍负载效应基本上减小，其显著地改进了FinFET结构(或其他3D结构)，特别地用于具有较小部件尺寸的改进的技术节点。具有优化的且动态调整的蚀刻剂量的蚀刻工艺可以应用于具有相似的轮廓敏感电路部件的其他结构。
[0070]因此，根据一些实施例，本发明也提供了一种制造集成电路的方法。方法包括:在半导体衬底上形成沟槽，从而限定鳍式有源区；提取鳍式有源区的轮廓;根据鳍式有源区的轮廓确定蚀刻剂量；用介电材料填充在沟槽中；以及使用蚀刻剂量对介电材料实施蚀刻工艺，因此凹进介电材料并且限定鳍式有源区的鳍高度。
[0071]根据一些实施例，本发明提供了一种制造集成电路的方法。方法包括:在衬底上形成第一沟槽，从而在衬底上限定第一脊状部件;测量第一脊状部件的侧壁角度(SWA);根据SWA和期望的高度确定蚀刻剂量;用材料填充在第一沟槽中；以及用蚀刻剂量对材料实施蚀刻工艺，从而凹进材料并且限定具有期望的高度的第一脊状部件。
[0072]根据一些实施例，本发明提供了一种用于半导体制造的系统。该系统包括:计量工具，可操作地测量形成在半导体衬底上的鳍式有源区的轮廓;蚀刻装置，可操作地对半导体衬底实施蚀刻工艺；以及制造模块，与计量工具和蚀刻装置耦合，其中，设计制造模块以基于鳍式有源区的轮廓确定蚀刻剂量。
[0073]根据本发明的一些实施例，提供了一种方法，包括:在半导体衬底上形成沟槽，从而限定鳍式有源区；提取所述鳍式有源区的轮廓;根据所述鳍式有源区的轮廓确定蚀刻剂量;在所述沟槽中填充介电材料；以及使用所述蚀刻剂量对所述介电材料实施蚀刻工艺，从而凹进所述介电材料和限定所述鳍式有源区的鳍高度。
[0074]在上述方法中，使用所述蚀刻剂量对所述介电材料实施所述蚀刻工艺包括:形成具有所述鳍高度的所述鳍式有源区，所述鳍高度具有在Inm和3nm之间的范围内的鳍高度负载。
[0075]在上述方法中，形成所述沟槽包括:使用光刻工艺在所述半导体衬底上形成蚀刻掩模;以及穿过所述蚀刻掩模的开口来蚀刻所述半导体衬底。
[0076]在上述方法中，提取所述鳍式有源区的轮廓包括:测量所述沟槽的侧壁角度。
[0077]在上述方法中，测量所述侧壁角度包括:通过基于散射测量的光学临界尺寸计量(O⑶)来测量所述侧壁角度。
[0078]在上述方法中，确定所述蚀刻剂量包括:根据所述鳍式有源区的轮廓和理想的鳍高度，确定所述蚀刻剂量。
[0079]在上述方法中，利用所述介电材料填充所述沟槽包括:在所述沟槽中沉积所述介电材料并且对所述介电材料实施化学机械抛光工艺。
[0080]在上述方法中，所述蚀刻剂量包括利用给定的蚀刻剂的蚀刻持续时间。
[0081 ]在上述方法中，还包括:在第二半导体衬底上形成第二沟槽，从而限定第二鳍式有源区；提取所述第二鳍式有源区的第二轮廓;如果所述第二轮廓不同于所述轮廓，调整所述蚀刻剂量;在所述第二沟槽中填充所述介电材料；以及使用调整的所述蚀刻剂量，对所述介电材料实施第二蚀刻工艺，从而凹进所述介电材料和限定所述高度的所述第二鳍式有源区。
[0082]根据本发明的另一些实施例，还提供了一种方法，包括:在衬底上形成第一沟槽，从而在所述衬底上限定第一脊状部件;测量所述第一脊状部件的侧壁角度(SWA);根据所述SWA和期望的高度来确定蚀刻剂量;在所述第一沟槽中填充材料；以及使用所述蚀刻剂量，对所述材料实施蚀刻工艺，从而凹进所述材料和限定具有所述期望的高度的所述第一脊状部件。
[0083]在上述方法中，测量所述第一脊状部件的SWA包括:在所述衬底上测量多个位置并且产生平均SWA;以及确定所述蚀刻剂量包括:根据所述平均SWA和所述期望的高度，确定所述蚀刻剂量。
[0084]在上述方法中，测量所述侧壁角度包括:通过基于散射测量的光学临界尺寸计量(O⑶)来测量所述侧壁角度。
[0085]在上述方法中，确定所述蚀刻剂量包括:根据所述SWA的变化，调整所述蚀刻剂量。
[0086]在上述方法中，确定所述蚀刻剂量包括:检查配对的SWA的查询表和蚀刻剂量；以及选择与最接近测量的SWA的一个配对的SWA对应的一个蚀刻剂量。
[0087]在上述方法中，确定所述蚀刻剂量包括:根据所述测量的SWA来确定所述蚀刻剂量和使用涉及作为所述测量的SWA的函数的所述蚀刻剂量的公式。
[0088]在上述方法中，填充所述沟槽包括:在所述沟槽中沉积介电材料并且对所述介电材料实施化学机械抛光工艺。
[0089]在上述方法中，所述蚀刻剂量包括对于利用给定的蚀刻剂的给定的蚀刻工艺的蚀刻持续时间。
[0090]根据本发明的又一些实施例，还提供了一种用于半导体制造的系统，包括:计量工具，可操作地测量形成在半导体衬底上的鳍式有源区的轮廓;蚀刻装置，可操作地对所述半导体衬底实施蚀刻工艺；以及制造模块，与所述计量工具和所述蚀刻装置耦合，其中，设计所述制造模块以基于所述鳍式有源区的轮廓确定蚀刻剂量。
[0091 ]在上述系统中，所述制造模块还包括:数据库，用于保持产品规格和蚀刻配方;鳍式轮廓提取(FPE)模块，与所述计量工具耦合以确定所述鳍式有源区的侧壁角度(SWA);以及蚀刻剂量模块，与所述FPE模块和所述数据库耦合，其中，根据来自所述FPE模块的所述SWA和所述数据库的相应的蚀刻配方的期望的鳍高度，设计所述蚀刻剂量模块以确定所述蚀刻剂量。
[0092]在上述系统中，所述数据库还包括:查询表，将各个SWA和相应的蚀刻剂量配对。
[0093]当结合附图进行阅读时，根据上面的描述可以最佳地理解本发明的方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。也应该强调，附图仅示出本发明的典型的实施例，并且因此不旨在限制范围，因为本发明可以同样好地应用于其他实施例。
[0094]尽管上述仅详细地描述了本发明的一些示例性实施例，本领域的普通技术人员将容易地理解，在示例性实施例中可能进行一些修改，而不实质地背离本发明的新颖性的教导和优势。应该理解，可以以不同的顺序或平行使用以上列举的步骤的不同组合，并且没有关键的或需要的特定步骤。此外，相对于一些实施例示出和论述的部件可与相对于其他实施例示出和论述的部件结合。因此，所有这些更改预期包含在本发明的范围内。
【主权项】
1.一种方法，包括: 在半导体衬底上形成沟槽，从而限定鳍式有源区； 提取所述鳍式有源区的轮廓； 根据所述鳍式有源区的轮廓确定蚀刻剂量； 在所述沟槽中填充介电材料；以及 使用所述蚀刻剂量对所述介电材料实施蚀刻工艺，从而凹进所述介电材料和限定所述鳍式有源区的鳍高度。2.根据权利要求1所述的方法，其中，使用所述蚀刻剂量对所述介电材料实施所述蚀刻工艺包括:形成具有所述鳍高度的所述鳍式有源区，所述鳍高度具有在Inm和3nm之间的范围内的鳍高度负载。3.根据权利要求1所述的方法，其中，形成所述沟槽包括:使用光刻工艺在所述半导体衬底上形成蚀刻掩模;以及穿过所述蚀刻掩模的开口来蚀刻所述半导体衬底。4.根据权利要求1所述的方法，其中，提取所述鳍式有源区的轮廓包括:测量所述沟槽的侧壁角度。5.根据权利要求4所述的方法，其中，测量所述侧壁角度包括:通过基于散射测量的光学临界尺寸计量(OCD)来测量所述侧壁角度。6.根据权利要求1所述的方法，其中，确定所述蚀刻剂量包括:根据所述鳍式有源区的轮廓和理想的鳍高度，确定所述蚀刻剂量。7.根据权利要求1所述的方法，其中，利用所述介电材料填充所述沟槽包括:在所述沟槽中沉积所述介电材料并且对所述介电材料实施化学机械抛光工艺。8.根据权利要求1所述的方法，其中，所述蚀刻剂量包括利用给定的蚀刻剂的蚀刻持续时间。9.一种方法，包括: 在衬底上形成第一沟槽，从而在所述衬底上限定第一脊状部件； 测量所述第一脊状部件的侧壁角度(SWA); 根据所述SWA和期望的高度来确定蚀刻剂量； 在所述第一沟槽中填充材料；以及 使用所述蚀刻剂量，对所述材料实施蚀刻工艺，从而凹进所述材料和限定具有所述期望的高度的所述第一脊状部件。10.—种用于半导体制造的系统，包括: 计量工具，可操作地测量形成在半导体衬底上的鳍式有源区的轮廓； 蚀刻装置，可操作地对所述半导体衬底实施蚀刻工艺；以及 制造模块，与所述计量工具和所述蚀刻装置耦合，其中，设计所述制造模块以基于所述鳍式有源区的轮廓确定蚀刻剂量。
【文档编号】H01L21/336GK105895528SQ201610075752
【公开日】2016年8月24日
【申请日】2016年2月3日
【发明人】赵益承, 张哲诚, 巫柏奇, 李荣瑞
【申请人】台湾积体电路制造股份有限公司