集成电路器件的利记博彩app
【专利摘要】本公开提供集成电路器件。一种集成电路器件包括：源极/漏极区域，其具有在其顶部中的凹陷；接触插塞，其在源极/漏极区域上从凹陷内部延伸；以及金属硅化物层，其用作凹陷的衬里，并具有覆盖接触插塞的底面的第一部分和与第一部分成一体并覆盖接触插塞的侧面的下部的第二部分。硅化物层的第二部分可以具有与硅化物层的第一部分的厚度不同的厚度。硅化物层在相对低的温度形成，以在源极/漏极区域与接触插塞之间提供改善的电阻特性。
【专利说明】
集成电路器件
技术领域
[0001] 本发明构思设及集成电路器件W及制造该集成电路器件的方法。更具体地，本发 明构思设及包括罐场效应晶体管的集成电路器件W及制造该集成电路器件的方法。
【背景技术】
[0002] 提高包括场效应晶体管(FET)的集成电路器件的集成密度(包括通过减小场效应 晶体管(FET)的栅极长度)可W危害该器件的某些性能特性，特别是在水平(平面)金属氧化 物半导体FET(MOSFET)的情况下。为了克服运些限制，正在发展具有Ξ维沟道的器件诸如罐 阳T(FinFET)。然而，Fin阳T的按比例缩小造成自身的挑战。例如，FinFET的源极和漏极区与 连接到所述源极和漏极区的导电接触插塞之间的接触电阻可W随着FinFET的特征的尺寸 被减小而增大。在运种情况下的接触电阻可W充当集成电路器件的寄生电阻的主要来源。
【发明内容】
[0003] 根据本发明构思的一方面，提供一种集成电路器件，其包括:衬底，具有主表面W 及罐型有源区，该罐型有源区竖直地突出在主表面上并在平行于主表面的第一方向上纵向 地延伸;栅线，在与罐型有源区交叉的第二方向上延伸;源极/漏极区域，位于罐型有源区的 上部，被设置在栅线旁边，源极/漏极区域在其上部具有凹陷;接触插塞，在垂直于衬底的主 表面的第Ξ方向上从凹陷内延伸，从而被设置在源极/漏极区域上；W及金属娃化物层，沿 源极/漏极区域的限定凹陷的表面延伸，其中金属娃化物层具有覆盖接触插塞的底表面的 第一部分和与第一部分成一体并覆盖接触插塞的下部的侧面的第二部分，第一部分在第Ξ 方向上的厚度不同于第二部分在平行于衬底的主表面的方向上的厚度。
[0004] 根据本发明构思的另一个方面，提供一种集成电路器件，其包括:衬底，横跨该器 件的第一器件区域和第二器件区域;第一器件区域中的第一沟道类型晶体管；W及第二器 件区域中的第二沟道类型晶体管，其中第一沟道类型晶体管和第二沟道类型晶体管每个包 括:衬底的在第一方向上纵向地延伸的罐型有源区；栅线，在与罐型有源区交叉的第二方向 上延伸;源极/漏极区域，位于罐型有源区的上部并被设置在栅线旁边，源极/漏极区域在其 上部中具有凹陷;接触插塞，在垂直于衬底的主表面的第Ξ方向上从凹陷内延伸，从而被设 置在源极/漏极区域上；W及金属娃化物层，其沿源极/漏极区域的限定凹陷的表面延伸，其 中金属娃化物层具有覆盖接触插塞的底表面的第一部分和与第一部分成一体并覆盖接触 插塞的下部的侧面的第二部分，第一部分在第Ξ方向上的厚度不同于第二部分在平行于衬 底的主表面的方向上的厚度，W及其中第一沟道类型晶体管的金属娃化物层的底面位于该 器件中的一高度，该高度与第二沟道类型晶体管的金属娃化物层的底面所在的高度不同。
[0005] 根据本发明构思的另一个方面，提供一种集成电路器件，其包括:衬底的有源区； 栅线，其延伸而与有源区交叉;源极/漏极区域，其被设置在有源区的上部在栅线旁并具有 在其上部中的凹陷；金属娃化物层，其沿源极/漏极区域的限定凹陷的底面和侧面的表面延 伸；接触插塞，其设置在金属娃化物层上，在垂直于衬底的主表面的方向上自凹陷内延伸， 并且其中金属娃化物层的第一部分覆盖接触插塞的底表面，金属娃化物层的与第一部分成 一体的第二部分覆盖接触插塞的下部的侧面，并且其中金属娃化物层通过W下工艺制造， 所述工艺包括:在15°C至40°C的范围内的溫度在凹陷中形成局部金属层；W及使局部金属 层娃化。
[0006] 根据本发明构思的另一个方面，提供一种制造集成电路器件的方法，该方法包括： 形成罐型有源区；在罐型有源区中形成源极/漏极区域;形成覆盖源极/漏极区域的至少一 个绝缘层;在源极/漏极区域上形成穿过所述至少一个绝缘层的接触孔;通过经由接触孔除 去源极/漏极区域的一部分而在源极/漏极区域的顶表面上形成凹陷区；形成金属娃化物 层，该金属娃化物层具有第一部分和第二部分，该第一部分W第一厚度覆盖接触插塞的底 表面，该第二部分被一体地连接到第一部分并W不同于第一厚度的第二厚度覆盖接触插塞 的在凹陷区的侧面处的侧壁；W及形成接触插塞，该接触插塞从凹陷区的内部沿接触孔延 伸并通过金属娃化物层连接到源极/漏极区域。
[0007] 根据本发明构思的另一个方面，提供一种制造集成电路器件的方法，该方法包括： 形成罐型有源区；在罐型有源区中形成半导体层;通过除去半导体层的一部分而形成具有 底表面和侧壁的凹陷区;通过经由凹陷区的底表面和侧壁注入渗杂剂到半导体层中而在半 导体层中形成非晶半导体层;形成邻接凹陷区的底表面和侧壁处的非晶半导体层的金属 层;在金属层上形成导电阻挡层;通过在导电阻挡层覆盖金属层的同时使金属层与非晶半 导体层反应，形成金属娃化物层，该金属娃化物层具有第一部分和第二部分，该第一部分W 第一厚度覆盖凹陷区的底表面处的非晶半导体层，该第二部分被一体地连接到第一部分并 W不同于第一厚度的第二厚度覆盖凹陷区的侧壁处的非晶半导体层；W及在凹陷区中且在 金属娃化物层上形成导电层。
【附图说明】
[0008] 从W下结合附图做出的对其示例的详细说明，本发明构思将被更清楚地理解，附 图中：
[0009] 图1A至图1D示出根据本发明构思的集成电路器件的示例，其中图1A是集成电路器 件的布局图，图1B是沿图1A的线B-B'截取的集成电路器件的截面图；图1C是沿图1A的线C- C'截取的集成电路器件的截面图，图1D是图1C中示出的集成电路器件的主要元件的局部切 除透视图；
[0010]图2A至图15B示出根据本发明构思的制造集成电路器件的方法，其中图2A、3A、4A、 5八、64、74、84、94、104、1^、124、134、144和154是沿图14的线8-8'的方向截取的集成电路器 件在其制造的过程中的截面图，图28、38、48、58、68、78、88、98、108、118、128、138、148和156 是沿图1A的线C-C'的方向截取的集成电路器件在其制造的过程中的截面图；
[0011] 图16是根据本发明构思的集成电路器件的另一个示例的截面图，示出该器件的与 图1A所示的集成电路器件的横截面相对应的横截面；
[0012] 图17是根据本发明构思的集成电路器件的又一个示例的截面图，也示出该器件的 与图1A所示的集成电路器件的横截面相对应的横截面；
[0013] 图18是根据本发明构思的集成电路器件的又一个示例的截面图，再次示出该器件 的与图1A所示的集成电路器件的横截面相对应的横截面；
[0014]图19A是根据本发明构思的集成电路器件的另一个示例的布局图；
[0015]图19B是沿图19A的线B-B'截取的集成电路器件的截面图；
[0016] 图19C是沿图19A的线C-C'截取的集成电路器件的截面图；
[0017] 图20是根据本发明构思的集成电路器件的另一个示例的截面图；
[0018] 图21是根据本发明构思的集成电路器件的又一个示例的截面图；
[0019] 图22是根据本发明构思的集成电路器件的又一个示例的截面图；
[0020] 图23A和23B均是曲线图，所述曲线图示出利用根据本发明构思的制造集成电路器 件的方法形成的源极/漏极区域上形成的金属娃化物层W及金属娃化物层周围的层的成分 分析的结果；
[0021 ]图24是根据本发明构思的存储器模块的平面图；
[0022] 图25是包括根据本发明构思的显示驱动器1C(孤I)的示例的显示装置的框图；
[0023] 图26是根据本发明构思的互补金属氧化物半导体(CMOS)反相器的电路图；
[0024] 图27是根据本发明构思的CMOS静态随机存取存储器(SRAM)器件的电路图；
[00巧]图28是根据本发明构思的CMOS NAND电路的电路图；
[0026] 图29是根据本发明构思的电子系统的一个示例的框图；W及
[0027] 图30是根据本发明构思的电子系统的另一个示例的框图。
【具体实施方式】
[0028] 在下文，将参照附图更充分地描述本发明构思的示例。在附图中，同样的元件用同 样的附图标记标注，将省略其重复的描述。
[0029] 然而，本发明构思可许多不同的形式实施，而不应被解释为限于运里描述的 示例。而是，运些示例被提供使得本公开将透彻和完整，并且会将本发明构思的范围充分传 达给本领域普通技术人员。
[0030] 在本说明书中，诸如"第一"、"第二"等的术语用来描述各种构件、区、层、区域和/ 或部件。然而，显然的是，所述构件、区、层、区域和/或部件不应受到运些术语限制。所述术 语不应被解释为表示任何特定的顺序或元件是在上侧或下侧或者上级的或下级的，并仅用 于将一个构件、区、层、区域或部件与另一构件、区、层、区域或部件区别开。因此，将被描述 的第一构件、区、层、区域或部件也可W指第二构件、区、层、区域或部件，而不脱离本发明构 思的教导。例如，不脱离本发明构思的范围，第一部件可W被称为第二部件，类似地，第二部 件可W被称为第一部件。
[0031] 除非被不同地限定，否则说明书中使用的包括技术术语和科学术语的所有术语具 有与本领域技术人员通常理解的相同的含义。词典中通常使用并定义的术语应当被解释为 具有与相关的技术背景下相同的含义，并且除非在说明书中被明显地限定，所述术语不被 理想化地或过度地解释为具有形式化的含义。例如，元件的术语"侧面"或"侧表面"不必然 意味着所述元件具有在边缘或角落相会的多个侧面，而是仅用来将该元件的竖立部分与例 如其底表面区别开，所W可W设及具有圆形或楠圆形水平截面的元件。术语"延伸"通常会 指元件的纵长或纵向方向，尤其是线形元件。
[0032] 运里为了描述本发明构思的特定示例的目的而使用的其他术语也将在上下文中 被理解。例如，当在本说明书中被使用时，术语"包括"或"包含"指明所述及的特征或步骤的 存在，但不排除额外特征或步骤的存在。
[0033] 当W另一方式，一示例是可实施的时，预定的步骤顺序可W不同于描述的顺序。例 如，被相继描述的两个步骤可W被基本上同时进行，或可与所描述的顺序相反的顺序 进行。
[0034] 在附图中，例如，根据制造技术和/或公差，示出的元件的形状可W改变。因此，本 发明构思不应当被解释为限于运里示出的示例，应该包括例如在制造期间引起的形状的变 化。当在运里使用时，术语"和/或"包括相关所列项目中的一个或多个项目的任意和所有组 合。诸如"……中的至少一个"的表述，当位于一列组元之后时，修饰整列组元，而不修饰该 列中的单个组元。
[0035] 现在将参照图1A至1D详细描述根据本发明构思的集成电路器件100。
[0036] 集成电路器件100包括具有在第一方向（X方向）上延伸的罐型有源区FA的衬底 110。罐型有源区fa的底化在图1B中用虚线来表示。
[0037] 衬底110可W包括诸如Si或Ge的半导体或诸如5166、51(：、6曰43、1^3或111?的化合 物半导体。作为另一示例，衬底110可W具有绝缘体上娃(SOI)结构。衬底110可W包括诸如 渗杂阱或渗杂结构的导电区域。
[0038] 罐型有源区FA的底部的侧表面被衬底110上的器件隔离层112覆盖，罐型有源区FA 在垂直于衬底110的主表面(X-Y平面)的方向（Z方向）上从器件隔离层112突出。
[0039] 多个界面层116、多个栅电介质层118和多个栅线化在与第一方向（X方向）交叉的 第二方向(Y方向）上在衬底110的罐型有源区FA上延伸。
[0040] 多个栅电介质层118和多个栅线(；L可W覆盖罐型有源区FA的顶表面和侧表面W及 器件隔离层112的顶表面。多个M0S晶体管可W形成在罐型有源区FA和多个栅线(；L彼此交叉 的点处。多个M0S晶体管可W是具有沿罐型有源区FA的顶表面和两个侧表面形成的沟道的 Ξ维M0S晶体管。
[0041] 多个界面层116和多个栅电介质层118的每个的两个侧表面被绝缘间隔物124覆 单 rm 〇
[0042] 多个界面层116可W通过氧化罐型有源区FA的暴露表面制造，并可W防止罐型有 源区FA与栅电介质层118之间的界面缺陷。多个界面层116的每个可W包括具有9或更小的 介电常数的低k电介质材料，例如娃氧化物层、娃氮氧化物层或其组合。或者，多个界面层 116可W由娃酸盐或娃酸盐与上述娃氧化物层和娃氮氧化物层中的至少一个的组合形成。
[0043] 多个栅电介质层118的每个可W是娃氧化物层、高k电介质层或其组合。高k电介质 层具有比娃氧化物层高的介电常数。例如，栅电介质层118可W具有约10至约25的介电常 数。高k电介质层可W是从由给氧化物、给氮氧化物、给娃氧化物、铜氧化物、铜侣氧化物、错 氧化物、错娃氧化物、粗氧化物、铁氧化物、领锁铁氧化物、领铁氧化物、锁铁氧化物、锭氧化 物、侣氧化物、铅筑粗氧化物和妮锋酸铅构成的组中选出的至少一种材料，但是不限于此。 栅电介质层118可W利用原子层沉积(ALD)方法、化学气相沉积(CVD)方法或物理气相沉积 (PVD)方法形成。
[0044] 多个栅线化在覆盖罐型有源区FA的顶表面和两个侧表面的同时，在横跨罐型有源 区FA的方向上在栅电介质层118上延伸。
[004日]每个栅线化可W包括第一含金属层MGA和第二含金属层MGB。第一含金属层MGA可 W调整功函数。第二含金属层MGB可W填充形成在第一含金属层MGA中的空间。第一含金属 层MGA可W包括TiN、化N、TiC和化C中的至少一个。第二含金属层MGB可W包括W或A1。
[0046] 或者，栅线化可W具有其中金属氮化物层、金属层、导电盖层和间隙填充金属层被 顺序堆叠的结构。金属氮化物层和金属层两者可W包括从由Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、 Yb、化、Dy、化和Pd组成的组中选出的至少一种金属。金属氮化物层和金属层可W利用ALD方 法、金属有机ALD(MOALD)方法或金属有机CVD(MOCVD)方法形成。导电盖层可W用作防止金 属层的表面氧化的保护层。此外，当另一导电层沉积在金属层上时，导电盖层可W用作促进 沉积的粘合层(润湿层）。导电盖层可W包括金属氮化物诸如TiNJaN或其组合，但是不限于 此。间隙填充金属层可W在导电盖层上延伸。间隙填充金属层可W是W层。间隙填充金属层 可W用ALDXVD或PVD方法形成。间隙填充金属层可W被埋在导电盖层的上表面中的凹陷 内，使得盖层中不留空隙。
[0047] 源极/漏极区域120在栅线化的两侧在罐型有源区FA中形成。源极/漏极区域120可 W包括从罐型有源区FA外延生长的半导体层。源极/漏极区域120的每个具有其中形成凹陷 120R的顶表面120T。
[004引源极/漏极区域120可W具有包括多个外延生长的SiGe层的嵌入SiGe结构。多个 SiGe层可W具有彼此不同的Ge含量。
[0049] 在另一些示例中，源极/漏极区域120是外延生长的Si层或外延生长的SiC层。
[0050] 栅间绝缘层132插设在栅线化之间。栅间绝缘层132可W形成为覆盖每两个相邻栅 线(iL之间的源极/漏极区域120。栅间绝缘层132可W是娃氧化物层，但是不限于此。
[0051] 阻挡绝缘层134形成在多个栅线化和栅间绝缘层132上。阻挡绝缘层134防止不希 望的异物诸如氧渗透到多个栅线化中，从而防止栅线化中阔值电压的不期望的变化或者在 其它情况下可能在栅线化和接触插塞160之间发生的短路。通过形成阻挡绝缘层134,阔值 电压可W在栅线化中保持恒定，并可W防止包括栅线化的晶体管的电特性的恶化。阻挡绝 缘层134可W包括娃和氮。例如，阻挡绝缘层134可W包括娃氮化物层(Si3N4)、娃氮氧化物层 (SiON)、包含碳的娃氮氧化物层（SiCON)或其组合。阻挡绝缘层134可W具有约20A至约 50:Λ的厚度。
[0052] 层间绝缘层136形成在阻挡绝缘层134上。层间绝缘层136可W是娃氧化物层，但是 不限于此。
[0053] 栅间绝缘层132和层间绝缘层136中的至少一个可W是正娃酸乙醋（TE0S)层。或 者，栅间绝缘层132和层间绝缘层136中的至少一个可W包括具有约2.2至约2.4的超低介电 常数Κ的超低K(ULK)层，例如SiOC层和SiCOH层中的至少一个。
[0054] 接触插塞160在源极/漏极区域120上从凹陷120R的内部在垂直于衬底110的主表 面(X-Y平面）的第Ξ方向（Z方向）上延伸。接触插塞160可W穿过层间绝缘层136、阻挡绝缘 层134和栅间绝缘层132,并电连接到源极/漏极区域120。
[0055] 接触插塞160可W被栅间绝缘层132、阻挡绝缘层134和层间绝缘层136围绕W与其 他邻近的导电层绝缘。接触插塞160可W由WXu、Al、其合金或其组合形成，但是本发明构思 不限于W上描述的材料。
[0056] 金属娃化物层140插设在源极/漏极区域120和接触插塞160之间。金属娃化物层 140用作凹陷120R的衬里，即沿界定凹陷120R的表面延伸。
[0057] 接触插塞160的底表面和侧表面由导电阻挡层150围绕。导电阻挡层150包括面对 金属娃化物层140的下阻挡层15化和在下阻挡层15化上围绕接触插塞160的侧表面的上阻 挡层150U。
[0058] 由与构成金属娃化物层140的金属相同的金属形成的金属层130可W插设在金属 娃化物层140和下阻挡层15化之间。例如，当金属娃化物层140为铁的娃化物时，金属层130 为铁。在某些示例中，金属层130被省略。在运些示例中，金属娃化物层140和下阻挡层15化 可W彼此接触。
[0059] 导电阻挡层150可W包括导电的金属氮化物层。例如，导电阻挡层150可W由TiN、 化N、A1N、WN或其组合形成。
[0060] 金属娃化物层140包括第一部分140A和第二部分140B，第一部分140A具有第一厚 度TH1并覆盖接触插塞160的底表面，第二部分140B与第一部分140A成一体，具有不同于第 一厚度TH1的第二厚度TH2,并覆盖接触插塞160的侧表面。第二厚度TH2可W小于第一厚度 TH1。具体地，金属娃化物层140的第二部分140B在第一方向（X方向）上的厚度TH2可W小于 金属娃化物层140的第一部分140A在第Ξ方向（Z方向）上的厚度TH1。或者，第二厚度TH2可 W与第一厚度TH1大致相同。
[0061] 金属娃化物层140的第二部分140B可W具有围绕接触插塞160的侧表面的环形。例 如，接触插塞160在X-Y平面中的形状可W是圆形、楠圆形或多边形。金属娃化物层140的第 二部分140B在X-Y平面中也可W具有与接触插塞160的截面形状类似的圆形、楠圆形或多边 形横截面。
[0062] 金属娃化物层140的第二部分140B可W具有随着远离衬底110而减小的厚度。
[0063] 金属娃化物层140可W包括渗杂剂。渗杂剂可W包括从碳族元素和惰性元素选出 的至少一种元素。
[0064] 例如，金属娃化物层140可W具有由MSixDy表示的成分，其中Μ是金属，D是不同于Μ 和 Si 的元素，0<χ< 3,并且 0<y < 1。更具体地，Μ可 W是 Ti、W、Ru、Nb、Mo、Hf、Ni、Co、PtJb、Tb、 Dy、化或Pd，D可 W 是Ge、C、Ar、K;r 或Xe。
[0065] 金属娃化物层140的离衬底110最远的最高表面HOT可W位于与源极/漏极区域 120的离衬底110最远的最上表面或顶表面120T相同的平面中。
[0066] 源极/漏极区域120可W具有抬高的源极/漏极(RSD)结构，其中源极/漏极区域120 的顶表面120T比罐型有源区FA的顶表面FT更高。此外，金属娃化物层140的第二部分140B可 W从罐型有源区FA的顶表面FT远离衬底110地突出。
[0067] 源极/漏极区域120可W包括晶态半导体区域120A和局部非晶半导体区域120B。局 部非晶半导体区域120B可W插设在金属娃化物层140和晶态半导体区域120A之间。局部非 晶半导体区域120B可W插设在金属娃化物层140的第一部分140A和晶态半导体区域120A之 间。在另一些示例中，局部非晶半导体区域120B插设在金属娃化物层140的第一部分140A和 晶态半导体区域120A之间W及金属娃化物层140的第二部分140B和晶态半导体区域120A之 间。
[0068] 金属娃化物层140的第一部分140A可W在比栅线化的最低表面化B(见图1D)高的 高度处并在比罐型有源区FA的顶表面FT低的高度处。也就是说，金属娃化物层140的第一部 分140A可W位于栅线化的最低表面化B(见图1D)和罐型有源区FA的顶表面FT之间的高度 处。
[0069] 接触插塞160可W相对于源极/漏极区域120中的凹陷120R的底面具有第一高度 H1，即可W具有在第Ξ方向（Z方向）上的尺寸H1，金属娃化物层140的第二部分140B可W相 对于源极/漏极区域120中的凹陷120R的底面具有第二高度肥。第一高度化可W为第二高度 肥的至少四倍，但是不限于此。
[0070] 图1A至1D中示出的集成电路器件100包括用作源极/漏极区域120中的凹陷120R的 底面和侧面的衬里的金属娃化物层140。由于金属娃化物层140形成为在从凹陷120R的底面 到侧面的相对宽的区域上延伸，所W可W增大源极/漏极区域120和接触插塞160之间的接 触面积。因此，可W改善源极/漏极区域120和接触插塞160之间的接触电阻。
[0071] 现在将参照图2A至15B描述根据本发明构思的制造集成电路器件的方法。
[0072] 首先参照图2A和2B，制备衬底110。
[0073] 衬底110可W具有预定的M0S区域。例如，衬底110可W具有PM0S区域或NM0S区域。
[0074] 部分衬底110被蚀刻W形成从衬底110的主表面(X-Y平面）向上(在Z方向上）突出 并在预定方向（例如X方向）上纵向地延伸的罐型有源区FA。
[0075] 注意，在运里，图2A和2B中示出的衬底110的部分可W用于形成PM0S晶体管或NM0S 晶体管。为了运些目的中的任一个，罐型有源区FA可W根据将由罐型有源区FA构成的M0S晶 体管的沟道类型包括P型或N型杂质扩散区域(未示出）。
[0076] 接下来，绝缘层形成在衬底110上，因此覆盖罐型有源区FA，且绝缘层被回蚀刻W 形成器件隔离层112。罐型有源区FA从器件隔离层112的顶表面突出W被暴露。
[0077] 器件隔离层112可W形成为娃氧化物层、娃氮化物层、娃氮氧化物层或其组合。器 件隔离层112可W包括形成为热氧化物层的绝缘衬层(未示出）和形成在绝缘衬层上的掩埋 绝缘层(未示出）。
[0078] 参照图3A和3B，多个虚设栅极结构DGS横跨罐型有源区FA形成在罐型有源区FA上。
[0079] 多个虚设栅极结构DGS可W每个都包括顺序地堆叠在罐型有源区FA上的虚设栅电 介质层D114、虚设栅线D116和虚设栅盖层D118。虚设栅电介质层D114可W是娃氧化物层。虚 设栅线D116可W包括多晶娃。虚设栅盖层D118可W包括娃氧化物、娃氮化物和娃氮氧化物 中的至少一个。
[0080] 接下来，绝缘间隔物124形成在虚设栅极结构DGS的两个侧表面上。绝缘间隔物124 可W由娃氮化物、娃氮氧化物或其组合形成。
[0081] 接下来，罐型有源区FA的暴露在虚设栅极结构DGS的两侧的部分被去除W在虚设 栅极结构DGS的两侧形成凹陷，并且半导体层利用外延生长工艺形成在每个凹陷内，W形成 包括晶态半导体区域120A的源极/漏极区域120。
[0082] 源极/漏极区域120可W具有在比罐型有源区FA的顶表面FT高的高度处的顶表面 120Τ〇
[0083] 注意，源极/漏极区域120的横截面不限于图3Α和3Β中示出的横截面。例如，源极/ 漏极区域120可W具有为多边形（例如正方形、五边形或六边形）、圆形或楠圆形的横截面， 即在Υ-Ζ平面中的形状。
[0084] 源极/漏极区域120可W形成为用杂质渗杂的半导体层。源极/漏极区域120可W由 用杂质渗杂的Si、Si(ie或SiC形成。
[0085] 栅间绝缘层132被形成为覆盖源极/漏极区域120、多个虚设栅极结构DGS和绝缘间 隔物124。
[0086] 在此方法的一个示例中，为了形成栅间绝缘层132,形成具有足够的厚度W覆盖源 极/漏极区域120、多个虚设栅极结构DGS和绝缘间隔物124的绝缘层。然后，其上形成了绝缘 层的所得产物被平坦化使得多个虚设栅极结构DGS被暴露，从而形成具有平坦的顶表面的 栅间绝缘层132。
[0087] 参照图4A和4B，通过栅间绝缘层132暴露的虚设栅极结构DGS可W被除去W形成多 个栅极空间GH。
[008引绝缘间隔物124和罐型有源区FA可W通过多个栅极空间GH暴露。
[0089] 参照图5A和5B，多个界面层116、栅电介质层118和栅线(；L被顺序地形成在多个栅 极空间GH(见图4A)中。
[0090] 界面层116可W通过氧化罐型有源区FA的暴露在多个栅极空间GH(见图4A)中的部 分的工艺来形成。多个界面层116可W防止形成在界面层116上的多个栅电介质层118和形 成在界面层116下面的罐型有源区FA之间的界面缺陷。多个界面层116可W形成为娃氧化物 层、娃氮氧化物层、娃酸盐层或其组合。
[0091] 栅电介质层118和栅线化可W形成为填充多个栅极空间GH(见图4A)并覆盖栅间绝 缘层132的顶表面。
[0092] 栅电介质层118可W形成为娃氧化物层、高k电介质层或其组合。高k电介质层可W 由具有比娃氧化物层的介电常数大的介电常数的材料形成。例如，栅电介质层118可W具有 约10至约25的介电常数。
[0093] 栅线化可W包括第一含金属层MGA和第二含金属层MGB。第一含金属层MGA可W调 整功函数。第二含金属层MGB可W填充由第一含金属层MGA形成的空间。第一含金属层MGA可 W包括TiN、化N、TiC和化C中的至少一种。第二含金属层MGB可W包括W或A1。
[0094] 在另一个示例中，栅线化可W通过按下述次序一个在另一个上地顺序形成金属氮 化物层、金属层、导电盖层和间隙填充金属层来形成。金属氮化物层和金属层每个可W包括 从由Ti、W、Ru、师、]?〇、册、化、(：〇、口1、￥13、化、〇7、化和口(1组成的组中选出的至少一种金属。金 属氮化物层和金属层可W用ALD方法、M0ALD方法或M0CVD方法形成。导电盖层可W用作防止 金属层的表面的氧化的保护层。此外，导电盖层可W用作促进另一导电层在金属层上的沉 积的粘合层(润湿层）。导电盖层可W由金属氮化物诸如TiNJaN或其组合形成，但是不限于 此。间隙填充金属层可W填充罐型有源区FA之间的空间并在导电盖层上延伸。间隙填充金 属层可W形成为W层。间隙填充金属层可W通过ALD方法、CVD方法或PVD方法形成。间隙填充 金属层可W被埋入在由导电盖层的顶表面中的台阶限定的凹陷中，从而防止空隙留在罐型 有源区FA之间的空间中。
[00M] 参照图6A和6B，图5A和5B中示出的所得产物的多余部分通过平坦化工艺除去，从 而将栅线化分离成保留在多个栅极空间細(见图4A)中的多个栅线化并将栅电介质层118分 离成保留在多个栅极空间GH(见图4A)中的多个栅电介质层118。
[0096]作为平坦化工艺的结果，预定量的绝缘间隔物124和栅间绝缘层132被从其顶表面 消耗掉，使得在Z方向上绝缘间隔物124和栅间绝缘层132的厚度可W减小。也就是说，绝缘 间隔物124和栅间绝缘层132的厚度可W减小，并且多个栅电介质层118的顶表面、多个绝缘 间隔物124的顶表面W及栅间绝缘层132的顶表面可W在多个栅线GL的顶表面周围被暴露。
[0097] 参照图7A和7B，阻挡绝缘层134和层间绝缘层136顺序地形成在多个栅线化和栅间 绝缘层132上。层间绝缘层136可W具有平坦化的顶表面。尽管此示例的阻挡绝缘层134为覆 盖多个栅线GL的顶表面的平坦的层，但是本发明构思不限于此。而是，例如，阻挡绝缘层134 可W被形成为覆盖栅线化的顶表面和栅线化的两个侧表面的至少一部分，根据下面的结构 可W在阻挡绝缘层134的至少一部分中形成台阶。
[0098] 参照图8A和8B，掩模图案(未示出）形成在层间绝缘层136上，然后层间绝缘层136、 阻挡绝缘层134和栅间绝缘层132通过利用掩模图案作为蚀刻掩模被顺序地蚀刻，从而形成 穿过层间绝缘层136、阻挡绝缘层134和栅间绝缘层132的接触孔CH。
[0099] 源极/漏极区域120可W通过接触孔CH暴露。
[0100] 参照图9A和9B，源极/漏极区域120的暴露部分的一部分通过经由接触孔CH引入蚀 刻剂而被除去，从而形成在源极/漏极区域120的顶表面120T中的凹陷120R。
[0101] 凹陷120R于是可W与接触孔CH相连。在形成凹陷120則寸，凹陷120R的深度RD可W 通过蚀刻工艺控制，使得凹陷120R具有在比罐型有源区FA的顶表面FT低的高度处的底表面 RBo
[0102] 由凹陷120R和所述接触孔构成的孔的长径比可W为至少2,优选地为约4或更大。 例如，总深度TD(其是凹陷120R和接触孔CH沿Z方向的深度之和)可W为凹陷120R的底面RB 在X方向上的宽度RX和/或凹陷120R沿Y方向的宽度RY的至少两倍，优选地为约4倍或更大， 但是本发明构思不限于此。
[0103] 参照图10A和10B，源极/漏极区域120的从凹陷120R的底面RB和侧面RS起的部分通 过接触孔CH被非晶化W形成非晶源极/漏极区域120B。
[0104] 例如，非晶化元素离子NCE可W通过凹陷120R的底面RB和侧面RS被注入到源极/漏 极区域120中。
[0105] 当通过注入非晶化元素离子NCE到源极/漏极区域120中来形成局部非晶半导体区 域120B时，可W使用倾斜注入方法，从而非晶化元素离子NCE不仅通过凹陷120R的底面RB而 且通过凹陷120R的侧面RS被注入到源极/漏极区域120中。在倾斜注入方法中，非晶化元素 离子NCE可W不仅在如例如图10A和10B中的箭头VI和V2所示的垂直于衬底110的主表面(X- Y平面）的方向（Z方向）上，还在如图10A和10B中的箭头S1、S2、S3和S4所示的倾斜方向上被 注入。
[0106] 相对于衬底110的主表面(X-Y平面）的垂直方向和倾斜方向之间的倾斜角可W大 于0度并且等于或小于70度。然而，根据本发明构思的此方法不限于此范围的倾斜角;而是， 该倾斜角可W根据由凹陷120R和接触孔CH形成的孔的长径比设定。
[0107] 非晶化元素离子NCE可W是从由66、51、(：、4'、1('和乂6离子组成的组中选出的至少 一种离子的渗杂剂，但是本发明构思不限于此。
[0108] 非晶化元素离子NCE的注入方法可W用约10至约35KeV的离子注入能量(例如约10 至约15KeV的离子注入能量)来进行，但是不限于此。此外，离子注入剂量可W是约化14至约 5E15atom/cm2(原子/厘米2)，W防止注入的非晶化元素离子NCE的活化，但是该方法不限于 在运样的剂量范围内注入离子。
[0109] 被注入到局部非晶半导体区域120B中的非晶化元素离子NCE的浓度可W在整个非 晶源极/漏极区域120B上是均匀的。或者，被注入到局部非晶半导体区域120B中的非晶化元 素离子NCE的浓度在非晶源极/漏极区域120B上可W变化。例如，在局部非晶半导体区域 120B中在朝向凹陷120R的底面RB和侧面RS的方向上，非晶化元素离子NCE的浓度可W增大。 或者，在朝向凹陷120R的底面RB和侧面RS的方向上，非晶化元素离子NCE的浓度可W减小。
[0110] 此外，非晶化元素离子NCE的注入方法可W在约-10(TC至约-2(TC的非常低的溫度 被进行，但是不限于此。
[0111] 非晶化元素离子NCE在源极/漏极区域120中扩散的距离可W在源极/漏极区域120 中的横向方向（X方向和/或Y方向）上比在垂直方向（Z方向）上更小。因此，局部非晶半导体 区域120B的通过凹陷120R的底面RB暴露的部分的厚度(在Z方向上)可W大于局部非晶半导 体区域120B的通过凹陷120R的侧面RS暴露的部分的厚度(在X方向和/或Y方向上）。
[0112] 参照图11A和11B，形成局部金属层13化，局部金属层13化覆盖限定凹陷120R的底 面RB的底表面。
[0113] 局部金属层130L可W由Ti、W、Ru、师、]?〇、册、化、(：〇、？1、化、化、〇7、6'、？(1或其组合 形成。
[0114] 局部金属层13化可W用PVD方法形成。局部金属层13化可W形成在凹陷120R的底 面RB上W及在层间绝缘层136的顶表面上。局部金属层13化可W不沿凹陷120R的侧面RS的 上部也不沿接触孔CH的侧面沉积。因此，限定凹陷120R的在局部金属层13化之上的侧面RS 和限定接触孔CH的侧面的表面可W被暴露。或者，仅可忽略厚度的少量局部金属层130L可 W沿凹陷120R的侧面RS的上部和接触孔CH的侧面沉积。
[0115] 局部金属层13化可W在在室溫形成。局部金属层13化可W在约15°C至40°C的环境 中形成。因此，形成局部金属层13化的工艺的热预算是最小的，且作为结果，由局部金属层 13化制造的接触结构中的接触电阻可W被保持为最小值。
[0116] 在此示例中，在如W上参照图10A和10B所述那样形成局部非晶半导体区域120B之 后，并且在如W上参照图11A和11B所述那样形成局部金属层13化之前，局部非晶半导体区 域120B的暴露表面可W被干式清洁W从局部非晶半导体区域120B的暴露表面去除不希望 的材料诸如自然氧化物层。在局部非晶半导体区域120B的干式清洁工艺之后，形成局部金 属层13化的工艺可W如参照图11A和11B所述那样无真空中断地且W原位方式被进行。
[0117] 参照图12A和12B，局部金属层13化的形成在凹陷120R中的部分可W分布在凹陷 120R的侧面RS上，从而形成作为衬里覆盖凹陷120R的底表面RB和侧面RS的金属层130。
[0118] 在此方法的一个示例中，可W在局部金属层13化上进行再瓣射工艺，W将局部金 属层13化的形成在凹陷120R中的部分分布在凹陷120R的侧面RS上。例如，Ar瓣射工艺可W 在形成在凹陷120R中的局部金属层13化上进行。
[0119] 当在局部金属层13化上进行再瓣射工艺的同时，可能保留在局部金属层13化的表 面上的异物诸如自然氧化物层可W从图11A和11B所示的所得产物去除。
[0120] 参照图11A和11B描述的形成局部金属层13化的工艺和参照图12A和12B描述的在 局部金属层13化上进行的再瓣射工艺可原位方式进行，而没有各工艺间的真空中断。
[0121] 作为在局部金属层13化上进行再瓣射工艺的结果，为衬里形式的金属层130被留 在凹陷120R中，局部金属层13化的在层间绝缘层136的顶表面上的部分的厚度可W被减小。 因此，金属层130可W具有足够的高度W完全地覆盖凹陷120R的底面RB和侧面RS。
[0122] 参照图13A和13B，覆盖金属层130的暴露表面和接触孔CH的侧面的导电阻挡层150 形成在包括凹陷120R中的金属层130的所得产物上。
[0123] 导电阻挡层150可W被形成为共形地覆盖金属层130的暴露表面和限定接触孔CH 的表面。
[0124] 导电阻挡层150可W包括导电的金属氮化物层。例如，导电阻挡层150可W由TiN、 化N、A1N、WN或其组合形成，但是本发明构思不限于此。
[0125] 导电阻挡层150可W用PVD方法、CVD方法或ALD方法形成，但是本发明构思不限于 此。
[01%] 参照图11A和11B描述的形成局部金属层13化的工艺、参照图12A和12B描述的在局 部金属层13化上进行的再瓣射工艺、W及参照图13A和13B描述的形成导电阻挡层150的工 艺可W W原位方式进行，而没有各工艺间的真空中断。
[0127]参照图14A和14B，图13A和13B中示出的其上形成有金属层130和覆盖金属层130的 导电阻挡层150的所得产物被退火，W引起源极/漏极区域120的半导体材料与金属层130的 金属之间的反应，从而在凹陷120R的底面RB和侧面RS之上形成覆盖源极/漏极区域120的金 属娃化物层140。
[01%]当形成金属娃化物层140时，源极/漏极区域120的局部非晶半导体区域120B和金 属层130可W彼此反应。局部非晶半导体区域120B的沿凹陷120R的侧面RS形成并具有相对 小的厚度的整个部分可W被用于娃化反应。另一方面，沿凹陷120R的底面RB形成并具有相 对大的厚度的局部非晶半导体区域120B的仅一部分可W用于娃化反应，从而此局部非晶半 导体区域120B的一些在金属娃化物层140下面保持未反应。
[0129] 形成金属娃化物层140的上述退火工艺可W用激光来进行，但是本发明构思不限 于此。
[0130] 金属娃化物层140可W包括覆盖凹陷120R的底面RB处的源极/漏极区域120的厚度 TH1 (见图1B)的第一部分140A。此外，金属娃化物层140可W包括与第一部分140A成一体并 覆盖凹陷120R的侧面RS处的源极/漏极区域120的第二厚度TH2(见图1B)的第二部分140B。 第二厚度TH2可W不同于第一厚度TH1，例如小于第一厚度TH1。例如，在金属娃化物层140 中，第二部分140B在第一方向（X方向）上的厚度TH2可W小于第一部分140A在第Ξ方向（Z方 向）上的厚度TH1。在另一些示例中，金属娃化物层140被形成为使得第二厚度TH2与第一厚 度TH1基本上相同。金属娃化物层140的第二部分140B可W具有随着远离衬底110而减小的 厚度。
[0131 ]在形成金属娃化物层140之后，金属层130的一部分可W保留在金属娃化物层140 和导电阻挡层150之间，如图14A和14B所示。在某些示例中，与图14A和14B中示出的不同，整 个金属层130可W用于形成金属娃化物层140,使得没有金属层130留在金属娃化物层140和 导电阻挡层150之间。在运种情况下，金属娃化物层140和导电阻挡层150彼此直接接触。运 将参照图16和18被进一步详细描述。
[0132] 参照图15A和15B，具有足W填充接触孔CH和凹陷120R的厚度的导电层160P形成在 图14A和14B所示的所得产物上。
[0133] 导电层160P可W由WXu、Al、运样的金属之一的合金、或者其组合形成。
[0134] 导电层160P可W形成为填充接触孔CH和凹陷120R的剩余部分并在层间绝缘层136 的顶表面之上延伸W覆盖导电阻挡层150。局部金属层13化、导电阻挡层150和导电层160P 的多余部分可W被除去使得层间绝缘层136的顶表面被暴露，并且导电阻挡层150和导电层 160P仅留在接触孔CH和凹陷120R中。可W进行平坦化工艺诸如化学机械抛光(CMP)工艺W 去除局部金属层13化、导电阻挡层150和导电层160P的多余部分。
[0135] 结果，如图1B至1D所示，由导电层160P的填充接触孔CH和凹陷120R的部分形成的 接触插塞160 W及围绕接触孔CH中的接触插塞160的导电阻挡层150可W被保留。
[0136] 如参照图2A至15B所述，覆盖集成电路器件100的源极/漏极区域120中的凹陷120R 的底面RB和侧面RS的金属娃化物层140可W用相对低溫的工艺制造，例如在室溫进行的PVD 工艺，而不是要求约400°C或W上的高溫的CVD工艺。因此，可W最小化源极/漏极区域120和 接触插塞160之间的接触电阻。
[0137] 图16示出根据本发明构思的集成电路器件200。
[0138] 集成电路器件200可W具有与图1A中示出的集成电路器件100的布局大致相同的 布局。在图16中，与图1A至1D中的元件类似的元件由相同的附图标记表示，将省略其详细说 明。
[0139] 参照图16,集成电路器件200具有与图1A至1D中示出的集成电路器件100的结构大 致相同的结构，除了导电阻挡层150的下阻挡层15化和金属娃化物层140之间的金属层130 (见图1A至1D)被省略外。
[0140] 在集成电路器件200中，导电阻挡层150的下阻挡层15化接触金属娃化物层140。
[0141] 在制造图16中示出的集成电路器件200的方法的示例中，金属层130通过参照图 11A至12B描述的方法被形成至相对小的厚度。此外，在其中相对薄的金属层130的所有部分 被娃化的退火工艺中，金属娃化物层140如参照图14A和14B所述那样被形成。
[0142] 图17示出根据本发明构思的集成电路器件300。
[0143] 集成电路器件300可W具有与图1A中示出的集成电路器件100的布局大致相同的 布局。在图17中，与图1A至1D中的元件类似的元件由相同的附图标记表示，将省略其详细说 明。
[0144] 参照图17,集成电路器件300具有与图1A至1D中示出的集成电路器件100的结构大 致相同的结构，除了集成电路器件300还包括围绕导电阻挡层150的上部150U的额外阻挡层 170之外。
[0145] 在集成电路器件300中，额外阻挡层170可W在接触孔CH中竖直地延伸，从而被插 设在导电阻挡层150的上部150U和栅间绝缘层132之间、在导电阻挡层150的上部150U和阻 挡绝缘层134之间、W及在导电阻挡层150的上部150U和层间绝缘层136之间。
[0146] 额外阻挡层170可W由不同于导电阻挡层150的组成材料的材料形成。额外阻挡层 170可W由导电材料或绝缘材料形成。例如，额外阻挡层170可W由娃氮化物、侣氮化物或其 组合形成，但是本发明构思不限于此。额外阻挡层170可W是单层或多个层的叠层。
[0147] 在制造图17中示出的包括额外阻挡层170的集成电路器件300的工艺中，在金属层 130如参照图12A和12B描述那样形成之后，并且在导电阻挡层150如参照图13A和13B描述那 样形成之前，用作接触孔CH的衬里的额外阻挡材料层可W被形成，然后额外阻挡材料层的 一部分可W用回蚀刻工艺除去，从而形成覆盖接触孔CH的侧面的额外阻挡层170。接下来， 可W在其上形成有额外阻挡层170的所得产物上进行参照图13A至15B描述的系列工艺，从 而完成图17中示出的集成电路器件300。
[0148] 图18示出根据本发明构思的集成电路器件400。
[0149] 图18中示出的集成电路器件400可W具有与图1A中示出的集成电路器件100的布 局大致相同的布局。在图18中，与图1A至1D和图16中示出的元件类似的元件由相同的附图 标记表示，将省略其详细说明。
[0150] 参照图18,集成电路器件400具有与图16中示出的集成电路器件200的结构大致相 同的结构，除了集成电路器件400还包括围绕导电阻挡层150的上部150U和下部15化的额外 阻挡层170A之外。
[0151] 在集成电路器件400中，额外阻挡层170A可W在接触孔CH中竖直地延伸，从而被插 设在阻挡层150的上部150U和栅间绝缘层132之间、在上阻挡层150U和阻挡绝缘层134之间、 在阻挡层150的上部150U和层间绝缘层136之间、W及在阻挡层150的下部15化和金属娃化 物层140之间。此外，导电阻挡层150的下部150L可W接触金属娃化物层140的第一部分 140A。
[0152] 额外阻挡层170A的组成材料与参照图17描述的额外阻挡层170的组成材料相同。
[0153] 在制造图18中示出的包括额外阻挡层170A的集成电路器件400的工艺中，金属层 130如参照图11A至12B所述那样被形成至相对小的厚度。此外，在金属娃化物层140形成在 金属层130上之前，可W形成作为接触孔CH的衬里的额外阻挡材料层，然后额外阻挡材料层 的一部分可W用回蚀刻工艺除去，从而形成沿接触孔CH的侧面的额外阻挡层170A。接下来， 导电阻挡层150通过与参照图13A和13B描述的方法类似的方法形成在其上形成有额外阻挡 层170A的所得产物上，并且其上形成有导电阻挡层150的所得产物可W根据参照图14A和 14B描述的方法退火直到相对薄的金属层130的所有部分被娃化。接下来，进行与参照图15A 和15B描述的工艺类似的工艺，从而获得图18中示出的集成电路器件400。
[0154] 图19A至19C示出根据本发明构思的集成电路器件500的另一示例。在图19A至19C 中，与图1A至1D中的元件类似的元件由相同的附图标记表示，将省略其详细说明。
[01W]图19A至19C中示出的集成电路器件500具有与参照图1A至1D描述的集成电路器件 100的结构大致相同的结构。然而，集成电路器件500包括在衬底110的主表面(X-Y平面)上 彼此平行地延伸的多个罐型有源区FA。多个栅线化彼此平行地在第二方向（Y方向）上横跨 多个罐型有源区FA延伸。
[0156] 源极/漏极区域220在多个罐型有源区FA的上部形成在栅线化的每侧。
[0157] 接触插塞260在第二方向（Y方向）上在罐型有源区FA中的两个相邻罐型有源区FA 之上延伸。接触插塞260经由两个罐型有源区FA的上部处的源极/漏极区域220被电连接到 两个相邻的罐型有源区FA。
[015引接触插塞260在垂直于衬底110的主表面(X-Y平面)的第Ξ方向（Z方向）上自源极/ 漏极区域220的顶表面中形成的凹陷220R内部延伸。接触插塞260可W通过穿过层间绝缘层 136、阻挡绝缘层134和栅间绝缘层132被电连接到两个相邻的源极/漏极区域220。
[0159] 接触插塞260可W被栅间绝缘层132、阻挡绝缘层134和层间绝缘层136围绕从而与 其他邻近的导电层绝缘。接触插塞260可W由WXu、Al、运样的金属之一的合金、或其组合形 成，但是本发明构思不限于此。
[0160] 金属娃化物层240被插设在源极/漏极区域220和接触插塞260之间。金属娃化物层 240在限定凹陷220R的表面之上延伸。
[0161]接触插塞260的底表面和侧面被导电阻挡层250围绕。导电阻挡层250具有面对金 属娃化物层240的下部25化和设置在下部25化上并围绕接触插塞260的上部250U。
[0162]由与构成金属娃化物层240的金属相同的金属形成的金属层230可W插设在金属 娃化物层240和下阻挡层25化之间。然而，在另一个示例中，金属层230被省略。在运种情况 下，金属娃化物层240和下阻挡层25化彼此接触。
[0163] 金属娃化物层240包括覆盖接触插塞260的底表面的第一部分240A和与第一部分 240A成一体并覆盖接触插塞260的侧面的第二部分240B。金属娃化物层240的第二部分240B 可W具有比第一部分240A小的厚度。金属娃化物层240的第二部分240B可W完全地围绕接 触插塞延伸。金属娃化物层240的第二部分240B可W具有在远离衬底110的方向上减小的厚 度。
[0164] 金属娃化物层240的其他的特征和方面与参照图1A至1D针对金属娃化物层140描 述的那些相同。
[0165] 类似于参照图1A至1D描述的源极/漏极区域120,源极/漏极区域220可W包括晶态 半导体区域220A和局部非晶半导体区域220B。局部非晶半导体区域220B可W插设在金属娃 化物层240和晶态半导体区域220A之间。局部非晶半导体区域220B可W插设在金属娃化物 层240的第一部分240A和晶态半导体区域220A之间。在另一个示例中，局部非晶半导体区域 220B插设在金属娃化物层240的第一部分240A和晶态半导体区域220A之间W及金属娃化物 层240的第二部分240B和晶态半导体区域220A之间。
[0166] 总的说来，源极/漏极区域220、金属层230、金属娃化物层240、导电阻挡层250和接 触插塞260与参照图1A至1D描述的源极/漏极区域120、金属层130、金属娃化物层140、导电 阻挡层150和接触插塞160相同。
[0167] 为了制造图19A至19C中示出的集成电路器件500,可W进行与参照图2A至15B描述 的那些类似的工艺。然而，当进行与如参照图8A和8B描述那样形成接触孔CH的工艺相对应 的工艺时，取代形成仅暴露一个源极/漏极区域120的接触孔CH，在Y方向上具有相对大的宽 度的一个接触孔C肥被形成，使得两个相邻的源极/漏极区域220通过接触孔CH2的底表面暴 露。此外，在与参照图9A和9B描述的凹陷120R的形成对应的工艺中，两个源极/漏极区域220 W及两个源极/漏极区域220之间的通过接触孔CH2的底面暴露的栅间绝缘层132可W被一 起蚀刻。源极/漏极区域220的蚀刻速度可W比栅间绝缘层132的蚀刻速度高。因此，凹槽 132G可W在两个相邻的源极/漏极区域220之间的栅间绝缘层132的顶表面中形成。然后，集 成电路器件500可W通过进行与参照图10A至15B描述的那些工艺类似的工艺来制造。
[0168] 图20示出根据本发明构思的集成电路器件600。
[0169] 在图20中，类似于图1A至1D中的那些元件的元件由相同的附图标记表示，将省略 其详细说明。
[0170] 参照图20,衬底110跨越集成电路器件600的第一器件区域I和第二器件区域II。
[0171] 第一器件区域I和第二器件区域II可W具有不同的电特性。第一器件区域I和第二 器件区域II可W是其中形成不同沟道类型的晶体管的区域。例如，第一器件区域I可W是包 括PM0S晶体管TR1的区域，第二器件区域II可W是包括NM0S晶体管TR2的区域。
[0172] 第一器件区域I和第二器件区域II可W每个都具有与参照图1A至1D描述的结构类 似的结构。然而，第一高度LI可W不同于第二高度L2,第一高度LI是形成在第一器件区域I 中的PMOS晶体管TR1的金属娃化物层140的底面高度，第二高度L2是形成在第二区域II中的 NMOS晶体管TR2的金属娃化物层140的底面高度。例如，如图20所示，第一高度L1可W在第二 高度L2之下，因此第一高度L1可W比第二高度L2更靠近罐型有源区FA的底面。此外，第一高 度L1和第二高度L2可W每个都低于第Ξ高度L3(其是罐型有源区FA的顶表面FT的高度），因 此第二高度L2可W比第一高度L1更靠近罐型有源区FA的顶表面FT。
[0173] 第一器件区域I中的源极/漏极区域120中形成的凹陷120R的底面可W位于第一高 度L1处。此外，第二器件区域II中的源极/漏极区域120中形成的凹陷320R的底面可W位于 第二高度L2处。另一方面，第一器件区域I和第二器件区域II的每个中形成的源极/漏极区 域120的顶表面可W位于相同高度，即可W是共平面的。因此，第一器件区域I中的金属娃化 物层140的第二部分140B在第Ξ方向（Z方向）上的高度HT1可W大于第二器件区域II中的金 属娃化物层140的第二部分140B在第Ξ方向（Z方向）上的高度HT2。
[0174] 在第一器件区域I和第二器件区域II中，金属娃化物层140的第二部分140B可W具 有在远离衬底110的方向上减小的厚度。
[0175] 此外，在第一器件区域I和第二器件区域II中，金属娃化物层140的第一部分140A 和第二部分140B可W每个都包含渗杂剂。渗杂剂可W是从由Ge、C、Ar、Kr和Xe组成的组中选 出的至少一种元素。
[0176] 为了制造图20中示出的集成电路器件600,可W进行与参照图2A至15B描述的那些 工艺类似的工艺。然而，参照图8A和8B描述的接触孔CH的形成和参照图9A和9B描述的凹陷 120R的形成的工艺可W相对于第一器件区域I和第二器件区域II的每个被独立地进行。更 具体地，具有相对大的深度的凹陷120R可W形成在第一器件区域I中，具有比形成在第一器 件区域I中的凹陷120R的深度小的深度的凹陷120R可W通过进行参照图8A至9B描述的各组 工艺而形成在第二器件区域II中。接下来，参照图10A至15B描述的工艺可W在第一器件区 域I和第二器件区域II上同时进行，从而完成图20中示出的集成电路器件600。
[0177] 图21示出根据本发明构思的集成电路器件700。在图21中，与图1A至1D的示例的那 些元件类似的元件由相同附图标记表示，将省略其详细说明。
[0178] 参照图21，衬底110跨越器件的各区域，器件的各区域在运里分别被任意地称为第 Ξ器件区域ΠΙ和第四器件区域IV。
[0179] 第Ξ器件区域III和第四器件区域IV可W是器件的执行不同功能的区域。例如，第 Ξ器件区域III可W是W低功率模式操作的器件所在的区域，第四器件区域IV可W是W高 功率模式操作的器件所在的区域。在一个示例中，第Ξ器件区域III是设置存储器器件或逻 辑电路的区域，第四器件区域IV是设置外围电路诸如输入/输出（I/O)器件的区域。
[0180] 在图21的所示示例中，第Ξ器件区域ΙΠ 和第四器件区域IV具有大致相同的结构。 然而，第四器件区域IV中的图案密度可W低于第Ξ器件区域III中的图案密度。在运方面， 第四器件区域IV中的源极/漏极区域420的宽度可W大于第Ξ器件区域III中的源极/漏极 区域120的宽度。第四器件区域IV中的源极/漏极区域420可W包括晶态半导体区域420A和 局部非晶半导体区域420B。
[0181] 第四器件区域IV中的源极/漏极区域420的凹陷420R中的金属娃化物层140的宽度 W2可W大于第Ξ器件区域III中的源极/漏极区域120的凹陷120R中的金属娃化物层140的 宽度Wl。类似地，第四器件区域IV中的顺序地在金属娃化物层140上的金属层130、导电阻挡 层150和接触插塞160的宽度可W分别大于第Ξ器件区域ΠI中的对应元件的宽度。
[0182] 图22示出根据本发明构思的集成电路器件800。在图22中，与图21中示出的那些元 件类似的元件由相同附图标记表示，将省略其详细说明。
[0183] 参照图22,集成电路器件800具有与图21中示出的集成电路器件700大致相同的结 构。然而，在第四器件区域IV中，至少一个气隙AG在源极/漏极区域420中的局部非晶半导体 区域420B中局部地形成，邻近于与金属娃化物层140的界面。
[0184] 尽管图22示出沿局部非晶半导体区域420B和金属娃化物层140之间的界面的多个 间隔开的或离散的气隙AG，但是本发明构思不被如此限制。而是，各种形状的一个或更多个 气隙AG可W被限定在局部非晶半导体区域420B的邻近凹陷420R的底面和/或侧面的选定部 分中。例如，集成电路器件800可W包括在局部非晶半导体区域420B的在其与金属娃化物层 140的界面处的部分中延伸的一个长的连续气隙AG。
[0185] 所述至少一个气隙AG可W作为利用局部非晶半导体区域420B形成金属娃化物层 140的结果而形成，局部非晶半导体区域420B在第四器件区域IV中相对宽的区域上延伸。例 如，在第四器件区域IV被退火W娃化金属层130的同时，气隙可W由于娃原子的运动而在第 四器件区域IV中较宽的局部非晶半导体区域420B中形成。
[01化]参照图1A至22描述的根据本发明构思的集成电路器件100、200、300、400、500、 600、700和800的示例每个均包括金属娃化物层140或240,金属娃化物层140或240不仅用作 分别形成在源极/漏极区域120、220和420中的凹陷120RJ20R和420R的底面的衬里，还用作 其侧面的衬里。此外，当形成用作凹陷120RJ20R和420R的底面和侧面的衬里的金属娃化物 层140或240时，不使用要求约400°C或更高的高溫的CVD工艺。而是，可W使用相对低溫的工 艺，例如在室溫进行的PVD工艺。因此，可W改善源极/漏极区域120、220和420与接触插塞 160之间的接触电阻特性。
[0187] 此外，尽管已经参照如图1A至22中示出的包括具有Ξ维沟道的Fin阳T的集成电路 器件W及制造该集成电路器件的方法描述了本发明构思，但是本发明构思不限于此。例如， 对本领域普通技术人员将显然的，是可W对本发明构思的运些示例进行各种变化和变型， 还可W提供包括水平的(平面的)M0SFET的集成电路器件W及制造该集成电路器件的方法。
[0188] 图23A和23B是曲线图，其示出利用根据本发明构思的方法形成的形成在源极/漏 极区域上的金属娃化物层W及该金属娃化物层周围的层的成分分析的结果。
[0189] 更具体地，图23A与23B示出其中铁娃化物(TiSix)层用作SiGe源极/漏极区域中形 成的凹陷的底面和侧面的衬里的结构的分析结果，其中图23A示出金属娃化物层的用作源 极/漏极区域中凹陷的底面的衬里的部分的分析结果，图23B示出金属娃化物层的用作源 极/漏极区域中形成的凹陷的侧面的衬里的部分的分析结果。
[0190] 在其结果在图23A和23B中示出的示例中，金属娃化物层的用作凹陷的底面的衬里 的部分具有约8nm的厚度，金属娃化物层的用作该凹陷的侧面的衬里的部分具有约2nm的厚 度。
[0191] 图24是根据本发明构思的存储器模块1400的一个示例的平面图。
[0192] 存储器模块1400包括模块衬底1410和贴附到模块衬底1410的多个半导体忍片 1420。
[0193] 每个半导体忍片1420可W包括根据本发明构思的集成电路器件，例如参照图ΙΑ至 22描述的集成电路器件100、200、300、400、500、600、700和800中的至少一种。
[0194] 能够被插入主机板的插座中的连接部分1430设置在模块衬底1410的一侧。陶瓷去 禪电容器1440设置在模块衬底1410上。
[01巧]图25示出根据本发明构思的显示驱动器IC(DDI)1500,其在包括DDI 1500的显示 装置1520的背景下。
[0196] 参照图25，DDI 1500可W包括控制器1502、电源电路1504、驱动器块1506和存储器 块1508。控制器1502从主处理单元(MPU) 1522接收命令W解码该命令，并控制孤I 1500的每 个块W根据命令执行操作。电源电路1504响应于控制器1502的控制产生驱动电压。驱动器 块1506通过利用响应于控制器1502的控制由电源电路1504产生的驱动电压来驱动显示面 板1524。显不面板1524可W是液晶显不面板或等罔子体显不面板。存储器块1508可W是临 时地存储输入到控制器1502的命令或从控制器1502输出的控制信号或存储必要的数据的 块，并可W包括诸如RAM或只读存储器(ROM)的存储器。电源电路1504和驱动器块1506中的 至少一个包括根据本发明构思的至少一种集成电路器件，例如参照图1A至22描述的集成电 路器件 100、200、300、400、500、600、700 和800 中的至少一种。
[0197] 图26是示出根据本发明构思的CMOS反相器1600的电路图。
[019引 CMOS反相器1600包括CMOS晶体管1610 dCMOS晶体管1610由连接在电源端子Vdd和 接地端子之间的PM0S晶体管1620和醒0S晶体管1630形成。CMOS晶体管1610包括根据本发明 构思的至少一种集成电路器件，例如参照图1A至22描述的集成电路器件100、200、300、400、 500、600、700和800中的至少一种。
[0199] 图27是示出根据本发明构思的CMOS SRAM器件1700的电路图。
[0200] CMOS SRAM器件1700包括一对驱动晶体管1710。该对驱动晶体管1710由连接在电 源端子Vdd和接地端子之间的PM0S晶体管1720和NM0S晶体管1730形成。CMOS SRAM器件1700 还包括一对传输晶体管1740。传输晶体管1740的源极被交叉连接到驱动晶体管1710的PM0S 晶体管1720和NM0S晶体管1730。电源端子Vdd连接到PM0S晶体管1720的源极，接地端子连接 到醒0S晶体管1730的源极。字线WL连接到该对传输晶体管1740的栅极，位线BTL和反位线 長TE分别连接到该对传输晶体管1740的漏极。
[0201 ] CMOS SRAM器件1700W及驱动晶体管1710和传输晶体管1740中的至少一个包括根 据本发明构思的集成电路器件中的至少一种，例如参照图1A至22描述的集成电路器件100、 200、300、400、500、600、700 和800 中的至少一种。
[0202] 图28是示出根据本发明构思的CMOS NAND电路1800的电路图。
[0203] CMOS NAND电路1800包括一对CMOS晶体管，不同的输入信号被传输到该对CMOS晶 体管。CMOS NAND电路1800包括根据本发明构思的至少一种集成电路器件，例如参照图1A至 22描述的集成电路器件100、200、300、400、500、600、700和800中的至少一种。
[0204] 图29是示出根据本发明构思的电子系统1900的框图。
[0205] 电子系统1900包括存储器1910和存储器控制器1920。存储器控制器1920控制存储 器1910W响应主机1930的请求从存储器1910读取数据和/或写数据到存储器1910。存储器 1910和存储器控制器1920中的至少一个包括根据本发明构思的至少一种集成电路器件，例 如参照图1A至22描述的集成电路器件100、200、300、400、500、600、700和800中的至少一种。
[0206] 图30是示出根据本发明构思的电子系统2000的框图。
[0207] 电子系统2000包括经由总线2050彼此连接的控制器2010、输入/输出（I/O)装置 2020、存储器2030和接口 2040。
[0208] 控制器2010可W包括微处理器、数字信号处理器等。I/O装置2020可W包括小键 盘、键盘和显示器中的至少一个。存储器2030可W用于存储由控制器2010执行的命令。例 如，存储器2030可W用于存储用户数据。
[0209] 电子系统2000可W用作无线通信装置或能够在无线通信环境下发送和/或接收信 息的装置。为了电子系统2000经由无线通信网络发送或接收数据，接口 2040可W是无线接 口。接口2040可W包括天线和/或无线收发器。电子系统2000可W提供第Ξ代通信系统的通 信接口协议，诸如码分多址（CDMA)、全球移动通信系统（GSM)、北美数字蜂窝通信系统 (NADC)、扩展时分多址E-TDMA和/或宽带码分多址(WCDMA)。电子系统2000包括根据本发明 构思的至少一种集成电路器件，例如参照图1A至22描述的集成电路器件100、200、300、400、 500、600、700和800中的至少一种。
[0210] 尽管已经参照其示例具体示出和描述了本发明构思，但是将理解，可W对其进行 形式和细节上的各种变化，而不背离权利要求书的精神和范围。
[0211] 本申请要求2015年2月10日在韩国知识产权局提交的韩国专利申请第10-2015- 0020290号的权益，其公开内容通过引用被全文合并于此。
【主权项】
1. 一种集成电路器件，包括： 衬底，其具有主表面、以及在所述主表面上竖直地突出并在平行于所述主表面的第一 方向上纵向地延伸的鳍型有源区； 栅线，其在与所述鳍型有源区交叉的第二方向上延伸； 设置在所述栅线旁处于所述鳍型有源区的上部的源极/漏极区域，所述源极/漏极区域 具有在其上部中的凹陷； 接触插塞，其在垂直于所述衬底的所述主表面的第三方向上自所述凹陷内延伸，从而 被设置在所述源极/漏极区域上；以及 金属硅化物层，其沿所述源极/漏极区域的限定所述凹陷的表面延伸，所述金属硅化物 层具有覆盖所述接触插塞的底表面的第一部分和与所述第一部分成一体并覆盖所述接触 插塞的下部的侧面的第二部分，所述第一部分在所述第三方向上的厚度不同于所述第二部 分在平行于所述衬底的所述主表面的方向上的厚度。2. 如权利要求1所述的集成电路器件，其中所述金属硅化物层的所述第二部分的所述 厚度小于所述金属硅化物层的所述第一部分的所述厚度。3. 如权利要求1所述的集成电路器件，其中所述金属硅化物层的所述第二部分在所述 第一方向上的厚度小于所述金属硅化物层的所述第一部分在所述第三方向上的所述厚度。4. 如权利要求1所述的集成电路器件，其中所述金属硅化物层的所述第二部分围绕所 述接触插塞延伸。5. 如权利要求1所述的集成电路器件，其中所述金属硅化物层的所述第二部分具有在 所述第三方向上远离所述衬底而减小的厚度。6. 如权利要求1所述的集成电路器件，其中所述金属硅化物层包含掺杂剂。7. 如权利要求6所述的集成电路器件，其中所述掺杂剂包括从碳族元素和惰性元素中 选出的至少一种元素。8. 如权利要求1所述的集成电路器件，其中所述金属硅化物层具有由MSixDy表示的成 分，其中Μ是至少一种金属，D是不同于每个金属Μ和Si的至少一种元素，0〈x< 3且0〈y< 1。9. 如权利要求8所述的集成电路器件，其中Μ是从由Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、 Tb、Dy、Er和Pd组成的组中选出的至少一种金属，以及 D是从由Ge、C、Ar、Kr和Xe组成的组中选出的至少一种元素。10. 如权利要求1所述的集成电路器件，其中所述源极/漏极区域具有在所述第三方向 上离所述衬底的所述主表面最远的最上表面， 所述金属硅化物层具有最上部分，以及 所述最上表面和所述金属硅化物层的所述最上部分位于共同的平面中。11. 如权利要求1所述的集成电路器件，其中所述金属硅化物层的所述第二部分从所述 鳍型有源区的顶表面在所述第三方向上远离所述衬底地突出。12. 如权利要求1所述的集成电路器件，其中所述金属硅化物层的所述第一部分位于所 述栅线的最低表面的高度和所述鳍型有源区的顶表面的高度之间的高度。13. 如权利要求1所述的集成电路器件，其中当每个都被从所述源极/漏极区域的所述 上部中的所述凹陷的底面测量时，所述接触插塞的高度为所述金属硅化物层的所述第二部 分的高度的至少四倍。14. 如权利要求1所述的集成电路器件，其中所述源极/漏极区域包括晶态半导体区域 和插设在所述金属硅化物层与所述晶态半导体区域之间的局部非晶半导体区域。15. 如权利要求14所述的集成电路器件，其中所述局部非晶半导体区域插设在所述晶 态半导体区域和所述金属硅化物层的所述第一部分之间。16. 如权利要求1所述的集成电路器件，还包括： 导电阻挡层，其具有面对所述金属硅化物层并围绕所述接触插塞的下部延伸的下部以 及围绕所述接触插塞的上部延伸的上部；以及 金属层，其插设在所述金属硅化物层和所述阻挡层的所述下部之间并且是与构成所述 金属娃化物层的金属相同的材料。17. -种集成电路器件，包括： 衬底，其跨越所述集成电路器件的第一器件区域和第二器件区域； 第一沟道类型晶体管，其在所述第一器件区域中；以及 第二沟道类型晶体管，其在所述第二器件区域中， 其中所述第一沟道类型晶体管和所述第二沟道类型晶体管每个包括： 所述衬底的鳍型有源区，其在第一方向上纵向地延伸， 栅线，其在与所述鳍型有源区交叉的第二方向上延伸， 源极/漏极区域，其处于所述鳍型有源区的上部，并被设置在所述栅线旁，所述源极/漏 极区域具有在其上部中的凹陷， 接触插塞，其在垂直于所述衬底的所述主表面的第三方向上从所述凹陷内延伸，从而 被设置在所述源极/漏极区域上，以及 金属硅化物层，其沿所述源极/漏极区域的限定所述凹陷的表面延伸， 其中所述金属硅化物层具有覆盖所述接触插塞的底表面的第一部分和与所述第一部 分成一体并覆盖所述接触插塞的下部的侧面的第二部分，所述第一部分在所述第三方向上 的厚度不同于所述第二部分在平行于所述衬底的所述主表面的方向上的厚度，以及 其中所述第一沟道类型晶体管的所述金属硅化物层的底面位于所述集成电路器件中 的与所述第二沟道类型晶体管的所述金属硅化物层的底面所处的高度不同的高度处。18. 如权利要求17所述的集成电路器件，其中当在所述第三方向上测量时，所述第一沟 道类型晶体管的所述金属硅化物层的所述第二部分的高度不同于所述第二沟道类型晶体 管的所述金属硅化物层的所述第二部分的高度。19. 如权利要求17所述的集成电路器件，其中在所述第一沟道类型晶体管和所述第二 沟道类型晶体管中的每个中，所述金属硅化物层的所述第二部分具有在所述第三方向上远 离所述衬底而减小的厚度。20. 如权利要求17所述的集成电路器件，其中在所述第一沟道类型晶体管和所述第二 沟道类型晶体管中的每个中， 所述金属硅化物层的所述第一部分和所述第二部分每个包含从由 成的组选出的至少一种元素的掺杂剂。21. -种集成电路器件，包括： 衬底的有源区； 栅线，其延伸从而与所述有源区交叉； 源极/漏极区域，其被设置在所述栅线旁位于所述有源区的上部； 所述源极/漏极区域的上部中的凹陷； 金属硅化物层，其沿所述源极/漏极区域的限定所述凹陷的底面和侧面的表面延伸，通 过包括在15°C至40°C的范围内的温度在所述凹陷中形成局部金属层以及使所述局部金属 层硅化的工艺制造；以及 接触插塞，其设置在所述金属硅化物层上，以及其在垂直于所述衬底的主表面的方向 上从所述凹陷内延伸， 其中所述金属硅化物层的第一部分覆盖所述接触插塞的底表面，所述金属硅化物层的 与所述第一部分成一体的第二部分覆盖所述接触插塞的下部的侧面。22. 如权利要求21所述的集成电路器件，其中所述有源区包括在所述衬底的所述主表 面上竖直地突出并在平行于所述主表面的第一方向上纵向地延伸的鳍型有源区， 所述栅线在第二方向上延伸从而与所述鳍型有源区交叉，以及 所述源极/漏极区域被设置在所述栅线旁位于所述鳍型有源区的上部，以及 其中所述金属硅化物层的第一部分覆盖所述接触插塞的底表面，所述金属硅化物层的 与所述第一部分成一体的第二部分覆盖所述接触插塞的侧面。23. 如权利要求21所述的集成电路器件，其中所述金属硅化物层的所述第一部分在垂 直于所述衬底的所述主表面的第三方向上的厚度不同于所述金属硅化物层的所述第二部 分在平行于所述衬底的所述主表面的方向上的厚度。24. 如权利要求21所述的集成电路器件，其中所述金属硅化物层通过包括所述局部金 属层的物理气相沉积(PVD)的所述工艺形成。25. 如权利要求24所述的集成电路器件，其中所述金属硅化物层通过还包括一旦所述 局部金属层已经形成在所述凹陷中就再溅射所述局部金属层的所述工艺形成。
【文档编号】H01L29/423GK105870167SQ201610083064
【公开日】2016年8月17日
【申请日】2016年2月6日
【发明人】崔正宪, 严大耳, 李宣姃, 张星旭
【申请人】三星电子株式会社