一种半导体器件及其制备方法、电子装置的制造方法
【专利摘要】本发明涉及一种半导体器件及其制备方法、电子装置，所述方法包括步骤S1：提供基底，在所述基底上形成有浮栅材料层、隔离层和控制栅材料层；步骤S2：图案化所述控制栅材料层，以形成控制栅并露出所述隔离层；步骤S3：去除露出的所述隔离层同时对所述控制栅下方的隔离层进行横向钻蚀，使所述隔离层的尺寸小于所述控制栅的尺寸；步骤S4：以所述控制栅为掩膜，蚀刻所述浮栅材料层，以形成浮栅。本发明的有点在于钝化CG和FG的尖锐顶角，降低此处电场强度，降低CG和相邻FG耦合电容及串扰风险。
【专利说明】
一种半导体器件及其制备方法、电子装置
技术领域
[0001]本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制备方法、电子
目.0
【背景技术】
[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型:逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003]目前闪存(Flash)的主流工艺是在沟道(channel)方向控制栅CG和浮栅FG通过一次刻蚀形成，CG和相邻的FG之间因为存在尖锐顶角(如图1中箭头所指)，导致电场集中，发生串扰的风险增大。
[0004]因此，需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]本发明提供了一种半导体器件的制备方法，包括:
[0007]步骤S1:提供基底，在所述基底上形成有浮栅材料层、隔离层和控制栅材料层；
[0008]步骤S2:图案化所述控制栅材料层，以形成控制栅并露出所述隔离层；
[0009]步骤S3:去除露出的所述隔离层同时对所述控制栅下方的隔离层进行横向钻蚀，使所述隔离层的尺寸小于所述控制栅的尺寸；
[0010]步骤S4:以所述控制栅为掩膜，蚀刻所述浮栅材料层，以形成浮栅。
[0011]可选地，所述方法进一步包括步骤S5:对所述浮栅和所述控制栅进行氧化，以钝化所述浮栅和控制栅尖锐的顶角。
[0012]可选地，在所述步骤S3中，选用湿法去除露出的所述隔离层并对所述隔离层进行横向钻蚀。
[0013]可选地，所述横向钻蚀的尺度范围为l-100nm。
[0014]可选地，所述隔离层选用0N0。
[0015]可选地，所述步骤SI包括:
[0016]步骤Sll:提供基底，在所述基底上形成浮栅材料层并图案化，以形成若干间隔的条形浮栅；
[0017]步骤S12:在所述条形浮栅上分别沉积隔离层和控制栅材料层，以覆盖所述条形浮栅同时填充所述条形浮栅之间的开口。
[0018]可选地，在所述步骤S2中，图案化所述控制栅材料层，以形成与所述条形浮栅延伸方向相垂直的控制栅。
[0019]可选地，在所述步骤S4之后，所述方法还进一步包括在所述浮栅和所述控制栅的侧壁上形成间隙壁并执行源漏注入的步骤，以形成源区和漏区。
[0020]可选地，在形成所述源区和所述漏区之后，所述方法还进一步包括以下步骤:
[0021]沉积层间介电层以覆盖所述控制栅，然后在所述介电层中形成接触孔，以电连接所述源区和/或所述漏区。
[0022]本发明还提供了一种权利要求上述方法制备得到的半导体器件。
[0023]本发明还提供了一种电子装置，包括上述的半导体器件。
[0024]本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中控制栅(CG)和浮栅(FG)的刻蚀分三步完成:CG刻蚀、ONO湿法去除及FG刻蚀，造成ONO发生特定量的横向钻蚀，后续通过栅极再氧化(gate re-oxidat1n)来钝化CG和FG的尖锐顶角，降低此处电场强度，降低CG和相邻FG耦合电容及串扰风险，除此之外本发明所述方法的前后步骤与标准flash工艺相同。
[0025]本发明的有点在于钝化CG和FG的尖锐顶角，降低此处电场强度，降低CG和相邻FG耦合电容及串扰风险。
【附图说明】
[0026]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0027]图1为现有技术中所述半导体器件的结构示意图；
[0028]图2a_2f为本发明一实施方式中所述半导体器件的制备过程示意图；
[0029]图3为本发明一实施方式中所述半导体器件的制备工艺流程图。
【具体实施方式】
[0030]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0031]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0032]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0033]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0034]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0035]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0036]实施例1
[0037]下面结合附图对本发明所述半导体器件的制备方法作进一步的说明，其中图2a_2f为本发明一实施方式中所述半导体器件的制备过程示意图。
[0038]执行步骤201，提供基底201，在所述基底上形成有浮栅材料层202并图案化，以形成若干间隔的条形浮栅。
[0039]具体地，如图2a所示，其中图2a为所述半导体器件沿X轴的剖面示意图，所述基底201至少包括半导体衬底，半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
[0040]其中，在所述半导体衬底上形成栅极介电层，其中，所述栅极介电层的形成方法可以为氧化所述半导体衬底或者单独沉积氧化物，但是所述方法仅仅为示例性的。
[0041]然后在所述栅极介电层上形成浮栅材料层202，所述浮栅材料层202选用多晶硅材料，其厚度并不局限于某一数值范围，可以根据需要进行设置。
[0042]接着沉积掩膜层，在本发明中所述掩膜层选用硬掩膜层，例如选用氮化物SiN等，并不局限于该材料。然后执行干法刻蚀工艺，依次对掩膜层、浮栅材料层和半导体衬底进行刻蚀，以在所述浮栅材料层中形成开口同时在所述半导体衬底中形成沟槽。
[0043]具体地，可以在掩膜层上形成具有图案的光刻胶层(未示出)，以该光刻胶层为掩膜对掩膜层进行干法刻蚀，以将图案转移至掩膜层，并以光刻胶层和掩膜层为掩膜对浮栅材料层、栅极介电层和半导体衬底进行刻蚀，以在所述浮栅材料层202和所述栅极介电层中形成若干相互间隔的开口，同时形成若干通过所述开口隔开的条形浮栅，其中图2a为沿X轴的剖面示意图，在该过程中还可以在所述半导体衬底中形成沟槽。
[0044]在所述沟槽内填充浅沟槽隔离氧化物，以形成浅沟槽隔离结构，具体地，可以在所述半导体衬底的沟槽中填充浅沟槽隔离氧化物，所述浅沟槽隔离氧化物可以为氧化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料。
[0045]接着在所述条形浮栅和所述开口中沉积隔离层203，以覆盖所述条形浮栅同时部分填充所述开口。
[0046]可选地，所述隔离层203选用0N0。
[0047]进一步，在所述隔离层203上形成控制栅材料层204，以完全填充所述开口，并覆盖所述条形浮栅，得到如图2a所示的图形。
[0048]可选地，在该步骤中所述控制栅材料层可以选择选用多晶硅材料，其厚度并不局限于某一数值范围，可以根据需要进行设置。
[0049]执行步骤202，图案化所述控制栅材料层204，以形成与所述条形浮栅延伸方向相垂直的控制栅。
[0050]具体地，如图2b所示，所述图2b为沿Y轴的剖视图，其中X、Y为同一平面中两个相互垂直的方向。
[0051]在该步骤中在与所述条形浮栅延伸方向(浅沟槽隔离结构的延伸方向)相垂直的方向上形成控制栅，具体地方法可以包括多种，下面举例说明其中的一种:在所述控制栅材料层204上形成光刻胶层，并对所述光刻胶层进行曝光显影，形成与所述条形浮栅延伸方向(浅沟槽隔离结构的延伸方向)相垂直的条形图案，然后以所述条形图案为掩膜蚀刻所述控制栅材料层，以将所述图案转移至所述控制栅材料层中，形成控制栅，如图2b所示。
[0052]在该步骤中形成控制栅，并露出位于下方的所述隔离层203。
[0053]执行步骤203，去除露出的所述隔离层同时对所述控制栅下方的隔离层进行横向钻蚀，使所述隔离层的尺寸小于所述控制栅的尺。
[0054]具体地，如图2c所示，其中图2c为沿Y轴的剖视图，在该步骤中选用湿法蚀刻所述隔离层，以去除露出的所述隔离层。
[0055]在该步骤中隔离层ONO湿法去除时精确控制发生特定量的横向钻蚀，横向钻蚀尺度控制范围为Ι-lOOnm，通过所述横向钻蚀可以降低所述隔离层的尺寸，如图2c所示。
[0056]所述湿法蚀刻选用和所述控制栅具有较大蚀刻选择比的方法，以避免在该过程中对所述控制栅造成损坏。
[0057]执行步骤204，以所述控制栅为掩膜，蚀刻所述浮栅材料层，以形成浮栅。
[0058]具体地，如图2d所示，其中图2d为沿Y轴的剖视图，在该步骤中在与所述条形浮栅延伸方向相垂直的方向上图案化所述条形浮栅，以形成浮栅。
[0059]在该步骤中在蚀刻所述浮栅材料层的同时对所述栅极介电层进行蚀刻，以露出所述半导体衬底。
[0060]在该步骤中，在形成所述浮栅之后，所述隔离层的尺寸同样小于所述浮栅的尺寸，如图2d所示。
[0061]执行步骤205，对所述浮栅和所述控制栅进行氧化，以钝化所述浮栅和控制栅尖锐的顶角。
[0062]具体地，如图2e所示，其中图2e为沿Y轴的剖视图，在该步骤中氧化所述浮栅和所述控制栅的表面，以在所述浮栅和所述控制栅的表面形成氧化物，同时钝化所述浮栅和控制栅尖锐的顶角，以降低此处电场强度，降低CG和相邻FG耦合电容及串扰风险。
[0063]其中所述氧化物温度以及氧化物时间并不局限于某一数值范围，至所述浮栅和控制栅尖锐的顶角变得圆滑为止。
[0064]执行步骤206，在所述浮栅和所述控制栅的侧壁上形成间隙壁205并执行源漏注入，以形成源区和漏区。
[0065]具体地，如图2e所示，在该步骤中在所述浮栅和控制栅的侧壁上形成间隙壁205，例如所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为:在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
[0066]然后在所述浮栅和控制栅两侧的半导体衬底执行源漏注入，以形成源漏区，所述源漏注入方法可以选用本领域常用的方法，在此不再作进一步的赘述。
[0067]执行步骤207，沉积层间介电层206以覆盖所述控制栅，然后在所述介电层中形成接触孔207，以电连接所述源区和/或所述漏区。
[0068]具体地，如图2f所示，其中图2f为沿Y轴的剖视图，在该步骤中首先沉积层间介电层206，其中所述层间介电层可以选用氧化物或者其他常用的材料，以覆盖所述栅极结构同时填充所述栅极结构之间的空隙。
[0069]然后图案化所述层间介电层，以形成开口，露出所述源区和/或漏区，然后选用导电材料填充所述开口，形成接触孔207，以和所述源漏区形成电连接。
[0070]至此，完成了制备本发明实施例的半导体器件的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
[0071]本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中控制栅(CG)和浮栅(FG)刻蚀分三步完成:CG刻蚀、ONO湿法去除及FG刻蚀，造成ONO发生特定量的横向钻蚀，后续通过栅极再氧化(gate re-oxidat1n)来钝化CG和FG的尖锐顶角，降低此处电场强度，降低CG和相邻FG耦合电容及串扰风险，除此之外本发明所述方法的前后步骤与标准flash工艺相同。
[0072]本发明的有点在于钝化CG和FG的尖锐顶角，降低此处电场强度，降低CG和相邻FG耦合电容及串扰风险。
[0073]图3为本发明该【具体实施方式】中制备嵌入式闪存的工艺流程图，包括:
[0074]步骤S1:提供基底，在所述基底上形成有浮栅材料层、隔离层和控制栅材料层；
[0075]步骤S2:图案化所述控制栅材料层，以形成控制栅并露出所述隔离层；
[0076]步骤S3:去除露出的所述隔离层同时对所述控制栅下方的隔离层进行横向钻蚀，使所述隔离层的尺寸小于所述控制栅的尺寸；
[0077]步骤S4:以所述控制栅为掩膜，蚀刻所述浮栅材料层，以形成浮栅。
[0078]实施例2
[0079]本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。通过本发明所述方法制备得到的半导体器件中所述隔离层的尺寸小于所述浮栅和控制栅的尺寸，同时所述浮栅和控制栅的顶角更加平滑，降低此处电场强度，降低CG和相邻FG親合电容及串扰风险，进一步提尚了器件的性能和良率。
[0080]实施例3
[0081]本发明还提供了一种电子装置，包括实施例2所述的嵌入式闪存。其中，嵌入式闪存为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的嵌入式闪存。
[0082]本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
[0083]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制备方法，包括: 步骤S1:提供基底，在所述基底上形成有浮栅材料层、隔离层和控制栅材料层； 步骤S2:图案化所述控制栅材料层，以形成控制栅并露出所述隔离层； 步骤S3:去除露出的所述隔离层同时对所述控制栅下方的隔离层进行横向钻蚀，使所述隔离层的尺寸小于所述控制栅的尺寸； 步骤S4:以所述控制栅为掩膜，蚀刻所述浮栅材料层，以形成浮栅。2.根据权利要求1所述的方法，其特征在于，所述方法进一步包括步骤S5:对所述浮栅和所述控制栅进行氧化，以钝化所述浮栅和控制栅尖锐的顶角。3.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，选用湿法去除露出的所述隔离层并对所述隔离层进行横向钻蚀。4.根据权利要求1所述的方法，其特征在于，所述横向钻蚀的尺度范围为l-100nm。5.根据权利要求1或3所述的方法，其特征在于，所述隔离层选用ΟΝΟ。6.根据权利要求1所述的方法，其特征在于，所述步骤SI包括: 步骤Sll:提供基底，在所述基底上形成浮栅材料层并图案化，以形成若干间隔的条形浮栅； 步骤S12:在所述条形浮栅上分别沉积隔离层和控制栅材料层，以覆盖所述条形浮栅同时填充所述条形浮栅之间的开口。7.根据权利要求6所述的方法，其特征在于，在所述步骤S2中，图案化所述控制栅材料层，以形成与所述条形浮栅延伸方向相垂直的控制栅。8.根据权利要求1所述的方法，其特征在于，在所述步骤S4之后，所述方法还进一步包括在所述浮栅和所述控制栅的侧壁上形成间隙壁并执行源漏注入的步骤，以形成源区和漏区。9.根据权利要求8所述的方法，其特征在于，在形成所述源区和所述漏区之后，所述方法还进一步包括以下步骤: 沉积层间介电层以覆盖所述控制栅，然后在所述介电层中形成接触孔，以电连接所述源区和/或所述漏区。10.一种权利要求1至9之一的所述方法制备得到的半导体器件。11.一种电子装置，包括权利要求10所述的半导体器件。
【文档编号】H01L21/28GK105845632SQ201510021535
【公开日】2016年8月10日
【申请日】2015年1月15日
【发明人】王文博, 吴汉明, 陈建奇
【申请人】中芯国际集成电路制造(上海)有限公司