半导体器件制造方法
【专利摘要】半导体器件制造方法。本发明提供了一种FinFET制造方法，其中，形成隔离绝缘层之后的第一次平坦化工艺并不暴露出鳍片结构，而是在随后的HKMG和接触层形成的过程之中，分别对隔离绝缘层进行回刻蚀，以暴露出FinFET的沟道区域和源漏区域；由于鳍片结构在回刻蚀工艺之前均被隔离介质层完全覆盖包围，因而能够避免鳍片结构在随后工艺过程中受到损伤，完整地保存了鳍片形貌，提高了整个工艺稳定性和可控性，也提高了器件良率。
【专利说明】
半导体器件制造方法
技术领域
[0001]本发明涉及半导体器件制造方法领域，具体而言，涉及一种FinFET半导体器件的制造方法。
【背景技术】
[0002]近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如10nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。
[0003]FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinFET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性:更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。通常，FinFET的栅极为采用后栅工艺形成的高K/金属栅极(HKMG)，以提高FinFET的性能。
[0004]现有的FinFET结构及其制造方法通常包括:在衬底中刻蚀形成Fin ;沉积绝缘材料，形成Fin之间的隔离结构；在Fin顶部以及侧壁沉积虚设栅极绝缘层和虚设栅极(材料为多晶硅或者非晶硅等)，并进行图案化；虚设栅极两侧的Fin中形成源漏区；沉积层间介质层(ILD);去除虚设栅极，在ILD中形成栅极沟槽，并在栅极沟槽中沉积高k栅极绝缘层以及金属、金属合金或金属氮化物的栅极导电层，也即HKMG。其中，在形成隔离结构时，需要对沉积的绝缘材料进行平坦化以及回刻蚀缩进处理(Recess)，以暴露出Fin。然而，在后续的氧化、退火、清洗、刻蚀、注入等工艺过程中，暴露出的Fin会受到不同程度的损伤从而影响Fin的完整性，对后续工艺和整个FinFET的结构带来了不良的影响。
[0005]因此，需要提供一种新的FinFET制造方法，以克服现有技术的缺陷。
【发明内容】
[0006]本发明提出了一种FinFET制造方法，采用了可控制的平坦化以及回刻蚀工艺，以制造结构完整可靠的FinFET器件。
[0007]本发明提供了一种半导体器件制造方法，用于制造FinFET器件，包括如下步骤:
[0008]提供衬底，在所述衬底上形成阱区；
[0009]在所述阱区中形成鳍片；
[0010]全面性沉积隔离介质层，完全覆盖所述鳍片，并进行第一次平坦化工艺处理；
[0011 ] 形成虚设栅极以及位于所述虚设栅极两侧的栅极侧墙；
[0012]沉积氮化硅层和氧化物层，并进行第二次平坦化工艺处理；
[0013]去除所述虚设栅极，从而形成凹槽；
[0014]经由所述凹槽，对所述隔离介质层进行第一次回刻蚀工艺处理，暴露出所述鳍片的顶面和部分侧面；
[0015]形成栅极绝缘层和栅极；
[0016]其中，
[0017]所述第一次平坦化工艺处理并不暴露所述鳍片，所述隔离介质层在第一次平坦化工艺处理之后仍然完全覆盖所述鳍片；
[0018]所述第二次平坦化工艺处理暴露出所述虚设栅极的顶面。
[0019]根据本发明的一个方面，在形成所述栅极绝缘层和所述栅极之后:
[0020]全面性沉积TEOS介质层；
[0021]形成源漏区域通孔，其暴露出所述鳍片的顶面；
[0022]经由所述源漏区域通孔，对所述隔离介质层进行第二次回刻蚀工艺处理，使所述鳍片的部分侧面暴露；
[0023]形成栅极通孔，其暴露出所述栅极的顶面；
[0024]沉积接触材料，并进行第三次平坦化工艺处理，从而形成栅极接触和源漏区域接触。
[0025]根据本发明的一个方面，在第一次平坦化工艺处理之后，所述隔离介质层的剩余厚度为900-1100埃。
[0026]根据本发明的一个方面，在第一次回刻蚀工艺处理之后，被处理位置的剩余所述隔离介质层厚度为700-800埃。
[0027]根据本发明的一个方面，在第二次回刻蚀工艺处理之后，被处理位置处的剩余所述隔离介质层厚度为700-800埃。
[0028]根据本发明的一个方面，对所述隔离介质层进行各次回刻蚀的具体工艺包括:反应离子刻蚀、离子铣、离子束刻蚀或湿法腐蚀。
[0029]本发明的优点在于:形成隔离绝缘层之后的第一次平坦化工艺并不暴露出鳍片结构，而是在随后的HKMG和接触层形成的过程之中，分别对隔离绝缘层进行回刻蚀，以暴露出FinFET的沟道区域和源漏区域。由于鳍片结构在回刻蚀工艺之前均被隔离介质层完全覆盖包围，因而能够避免鳍片结构在其形成之后的各种氧化、清洗、刻蚀、注入等工艺过程中受到损伤，完整地保存了鳍片形貌，提高了整个工艺稳定性和可控性，也提高了器件良率。
【附图说明】
[0030]图1-19本发明提供的半导体制造方法的流程示意图。
【具体实施方式】
[0031]以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
[0032]本发明提供一种半导体器件制造方法，具体而言，涉及一种FinFET器件制造方法。下面，参见说明书附图，将详细描述本发明提供的半导体器件制造方法。
[0033]首先，参见附图1(其中(a)为俯视图，(b)为沿(a)中虚线方向的截面图。除另有说明，以下同)，提供半导体衬底1，其表面形成有阱区2。半导体衬底I可以依器件用途需要而合理选择，包括但不限于体硅衬底，SOI衬底，锗衬底，锗硅(SiGe)衬底，化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)等。出于与传统CMOS工艺兼容的考虑，本实施例中的半导体衬底I优选地采用了体硅衬底。阱区2例如可以采用离子注入、扩散等方式形成。
[0034]接着，参见附图2，在半导体衬底I的阱区2中形成鳍片3 (也即FinFET的Fin，或称鳍状半导体柱)。在阱区2形成鳍片3的具体方式包括:在阱区2之上先形成一层氧化物层，然而，再在该层氧化物层之上形成Si3Nz^IJ墙图形(Si 3N4spacer);接着，以Si3N4侧墙为掩膜，刻蚀氧化物层，以形成鳍片3的刻蚀掩膜；而后，以氧化物层为掩模刻蚀衬底，形成鳍片3。附图2(a)中的环状虚线显示了本发明一个实施例中的鳍片的平面形状。
[0035]在附图3中，在形成鳍片3之后，去除Si3N4侧墙和氧化物层，采用HARP(HighAspect Rat1 Process)工艺沉积隔离绝缘层4，其完全覆盖鳍片3。具体的工艺包括采用PECVD、HDP-CVD、RTO (快速热氧化)等工艺沉积绝缘介质材质，例如氧化硅、氮氧化硅等，从而构成了形成于各个鳍片上的器件之间的电学隔离结构。
[0036]本发明的一个实施例中，在进行隔离绝缘层4填充之后，进行第一次平坦化工艺处理，获得平坦的隔离绝缘层4表面。在现有技术的常规工艺中，该次平坦化工艺处理会停止在鳍片3的顶部，使鳍片3顶部暴露，并紧接着采用回刻蚀工艺，使隔离绝缘层4表面进一步缩进(recess)，以获得所需要的隔离结构，并将FinFET的沟道区域暴露。但是，与常规的FinFET制造工艺不同，本发明此步骤的平坦化工艺结束时，使隔离绝缘层4的表面仍然高于鳍片3的顶面，也即，并不暴露出鳍片3，鳍片3仍由隔离绝缘层4完全覆盖。在第一次平坦化工艺处理之后，剩余的隔离绝缘层4的厚度为900-1100埃。
[0037]接着，参见图4，在隔离绝缘层4之上形成虚设栅极5，并进行图案化。虚设栅极5的材料为多晶硅或者非晶硅等，在本发明的一个实施例中，采用了厚度为1000-1300埃的a-S1虚设栅极5的线条通常与鳍片3的线条垂直相交。另外参见图5(b)，显示了沿着鳍片3 —条边方向的界面图。
[0038]接着，参见图6，在虚设栅极5的两侧形成栅极侧墙6。具体形成方法包括:全面沉积栅极侧墙材料，并进行回刻蚀，从而形成栅极侧墙6，其中，栅极侧墙材料包括Si3N4。
[0039]接下来，参见图7，依次全面性沉积氮化硅层7和氧化物层8。其中氮化硅层7的厚度为20-70nm，优选为40nm，其作用是调节之后形成的源漏PN结与晶体管沟道之间的距离，而氧化物层8用作氮化硅层7的刻蚀停止层。
[0040]然后，参见图8，通过第二次平坦化处理，去除部分氧化物层8和氮化硅层7，该次平坦化工艺处理停止在虚设栅极的顶部，也即暴露出虚设栅极5的上表面。在暴露出虚设栅极之后，进行后栅工艺。
[0041]参见附图9，其中，(b)图为沿(a)图中纵向虚线的截面图，(C)图为沿(a)图中横向虚线的截面图，去除虚设栅极5，从而在虚设栅极5的位置形成凹槽。
[0042]由于虚设栅极5被去除而形成凹槽，因此，虚设栅极5之下的隔离绝缘层4的上表面暴露出，成为凹槽的底面。由于第一次平坦化并未暴露出鳍片3，在制造方法进行到此步骤时，需要进行一步回刻蚀缩进工艺，暴露出鳍片3的顶面和部分侧面，也即暴露出FinFET的沟道区域，以使后续形成的金属栅极能够覆盖该部分鳍片的顶面和侧面。
[0043]参见附图10，经由虚设栅极5被去除而形成凹槽，对凹槽底面的隔离绝缘层4进行第一次回刻蚀工艺处理，以暴露出鳍片3的顶面和部分侧面。其中，该第一次回刻蚀使得被处理位置处剩余的隔离绝缘层4厚度为700-800埃。回刻蚀的具体工艺包括:反应离子刻蚀、离子铣、离子束刻蚀或湿法腐蚀。这样，就暴露出了 FinFET的沟道区域。
[0044]接着，参见附图11，依次沉积栅极绝缘层9和栅极10。其中，栅极绝缘层9采用高K栅极绝缘层材料，选自以下材料之一或其组合构成的一层或多层=Al2O3, HfO2，包括HfS1x、HfS1N、HfAlO^ HfTaO^ HfLaO^ HfAlS1x以及 HfLaS1 ,至少之一在内的铪基高 K 介质材料，包括Zr02、La203、LaA103、Ti02、或Y2O3至少之一在内的稀土基高K介质材料。而栅极10的材料为金属、合金或金属化合物，例如TiN，TaN, W等。然后，参见附图12，对沉积的栅极绝缘层9和栅极10进行图案化，形成栅极图形，从而完成HKMG的制作。
[0045]接下来，制造栅极接触和源漏区域接触。
[0046]首先，全面性沉积TEOS介质层11，完全覆盖衬底表面。接着，参见附图13和14，通过刻蚀，形成源漏区域通孔12。其中，源漏区域通孔12的底面与鳍片3的顶面平齐，也即源漏区域通孔12暴露出鳍片3。接着，参见附图15，经由源漏区域通孔12，通过第二次回刻蚀工艺，去除部分隔离绝缘层4层材料，使鳍片3的部分侧面暴露，也即暴露出FinFET的源漏区域。在第二次回刻蚀工艺处理之后，被处理位置处的剩余隔离介质层4厚度为700-800埃。
[0047]接着，参见图16，通过刻蚀，形成栅极通孔13。其中，栅极通孔13的刻蚀工艺终止于栅极10的表面，也即栅极通孔13的底面暴露出栅极10。
[0048]接着，参见图17和18，进行源漏区域通孔12和栅极通孔13的填充，具体包括沉积填充材料，并进行第三次平坦化处理，从而形成源漏区域接触14和栅极接触15。通孔的填充材料包括Ti，TiN，W等。随后，参见图19，形成分别与源漏区域接触14和栅极接触15电连接的布线层16。
[0049]以上，本发明的半导体器件制造方法已得到说明。在本发明的方法中，形成隔离绝缘层之后的第一次平坦化工艺并不暴露出鳍片结构，而是在随后的HKMG和接触层形成的过程之中，分别对隔离绝缘层进行回刻蚀，以暴露出FinFET的沟道区域和源漏区域。本发明此工艺的优点在于，鳍片结构在回刻蚀工艺之前均被隔离介质层完全覆盖包围，能够避免鳍片结构在其形成之后的各种氧化、清洗、刻蚀、注入等工艺过程中受到损伤，完整地保存了鳍片形貌，提高了整个工艺稳定性和可控性，也提高了器件良率。
[0050]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构和/或工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件，用于制造FinFET器件，其特征在于包括如下步骤: 提供衬底，在所述衬底上形成阱区； 在所述阱区中形成鳍片； 全面性沉积隔离介质层，完全覆盖所述鳍片，并进行第一次平坦化工艺处理； 形成虚设栅极以及位于所述虚设栅极两侧的栅极侧墙； 沉积氮化硅层和氧化物层，并进行第二次平坦化工艺处理； 去除所述虚设栅极，从而形成凹槽； 经由所述凹槽，对所述隔离介质层进行第一次回刻蚀工艺处理，暴露出所述鳍片的顶面和部分侧面； 形成栅极绝缘层和栅极； 其中， 所述第一次平坦化工艺处理并不暴露所述鳍片，所述隔离介质层在第一次平坦化工艺处理之后仍然完全覆盖所述鳍片； 所述第二次平坦化工艺处理暴露出所述虚设栅极的顶面。2.根据权利要求1所述的方法，其特征在于，在形成所述栅极绝缘层和所述栅极之后: 全面性沉积TEOS介质层； 形成源漏区域通孔，其暴露出所述鳍片的顶面； 经由所述源漏区域通孔，对所述隔离介质层进行第二次回刻蚀工艺处理，使所述鳍片的部分侧面暴露； 形成栅极通孔，其暴露出所述栅极的顶面； 沉积接触材料，并进行第三次平坦化工艺处理，从而形成栅极接触和源漏区域接触。3.根据权利要求1或2所述的方法，其特征在于，在第一次平坦化工艺处理之后，所述隔离介质层的剩余厚度为900-1100埃。4.根据权利要求1或2所述的方法，其特征在于，在第一次回刻蚀工艺处理之后，被处理位置的剩余所述隔离介质层厚度为700-800埃。5.根据权利要求1或2所述的方法，其特征在于，在第二次回刻蚀工艺处理之后，被处理位置处的剩余所述隔离介质层厚度为700-800埃。6.根据权利要求1或2所述的方法，其特征在于，对所述隔离介质层进行各次回刻蚀的具体工艺包括:反应离子刻蚀、离子铣、离子束刻蚀或湿法腐蚀。
【文档编号】H01L21/336GK105826382SQ201510012599
【公开日】2016年8月3日
【申请日】2015年1月9日
【发明人】徐唯佳, 殷华湘, 马小龙, 许淼
【申请人】中国科学院微电子研究所