快闪存储器及其形成方法
【专利摘要】一种快闪存储器及其形成方法，其中快闪存储器的形成方法包括：提供半导体衬底，半导体衬底具有存储区；在半导体衬底上形成第一栅材料层；对第一栅材料层进行图形化以在存储区形成浮栅，浮栅侧壁与半导体衬底上表面的夹角为钝角；在半导体衬底和浮栅上形成第一栅介质层；在半导体衬底上和第一栅介质层上形成第二栅材料层，第二栅材料层上表面高于浮栅上的第一栅介质层部分上表面；对第二栅材料层进行图形化，以在浮栅上方形成控制栅。本案分别对第一、二栅材料层进行图形化，能够精确控制单层材料的图形化条件。而且，控制栅侧壁与半导体衬底上表面之间夹角为钝角，确保控制栅与浮栅精确对准，避免控制栅伸出至浮栅外而造成存储失效。
【专利说明】
快闪存储器及其形成方法
技术领域
[0001]本发明涉及半导体技术领域，特别涉及一种快闪存储单元及其形成方法、和快闪存储器及其形成方法。
【背景技术】
[0002]近年来快闪存储器(flash memory，简称闪存)的发展尤为迅速。flash的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003]flash的标准物理结构称为存储单元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide);而;^3811在控制栅(CG:control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG-floating gate)。由于浮栅的存在，flash可以完成三种基本操作模式:读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。
[0004]快闪存储器包括若干间隔开的快闪存储单元，其中每个存储单元与一个选择单元电连接，通过所述选择单元来选定与之电连接的存储单元，之后对存储单元进行读/写/擦除操作。通常，存储单元和选择单元在同一步骤中形成。现有的快闪存储单元的形成方法包括:
[0005]参照图1，提供半导体衬底1，半导体衬底I包括相邻的第一区A和第二区B，第一区A用于形成选择单元且第二区B用于形成存储单元；
[0006]在所述半导体衬底I上形成第一栅介质材料层2、位于第一栅介质材料层2上的第一栅材料层3、位于第一栅材料层3上的第二栅介质材料层4、位于第二栅介质材料层4上的第二栅材料层5，其中第二栅介质材料层4为0N0叠层结构，包括氧化硅层41、位于氧化硅层41上的氮化硅层42、及位于氮化硅层42上的氧化硅层43 ；
[0007]参照图2，使用光刻、刻蚀工艺，对所述第一栅介质材料层2、第一栅材料层3、第二栅介质材料层4和第二栅材料层5 (参照图1)进行图形化，在第一区A形成选择单元，包括:第一栅介质层20、位于第一栅介质层20上的选择栅30、位于选择栅30上的第二栅介质层40、位于第二栅介质层40上的伪栅50 ;和，
[0008]在第二区B中形成存储单元，包括:第三栅介质层21、位于第三栅介质层21上的浮栅31、位于浮栅31上的第四栅介质层44、位于第四栅介质层44上的控制栅51 ;
[0009]参照图3，在伪栅50及其下的第二栅介质层40中形成导电插塞6，以电连接选择栅30，之后在选择栅30两侧的半导体衬底中形成源极和漏极11、和控制栅51两侧的半导体衬底中进行离子注入形成源极12和漏极，选择栅30的源极和控制栅51的漏极共用一个区域13。
[0010]但是，在现有的快闪存储单元形成过程中，在刻蚀第二栅材料层形成控制栅后，需要紧接着刻蚀第二栅介质材料层、第一栅材料层和第一栅介质材料层。在同一刻蚀反应腔体中很难精确控制多层材料的刻蚀工艺条件，很难在对第二栅材料层下的各层进行刻蚀的同时，而又不会损伤到控制栅侧壁。而且随着刻蚀过程的进行，控制栅与相邻的选择栅之间空间的深宽比逐渐增大，刻蚀气体到达下层材料的时间增大，也增加了下层材料的刻蚀难度。这均使得刻蚀过程变得复杂。
【发明内容】
[0011]本发明解决的问题是，在现有的快闪存储单元形成过程中，刻蚀第二栅材料层形成控制栅后，需要紧接着刻蚀第二栅介质材料层、第一栅材料层和第一栅介质材料层，刻蚀过程变得复杂。
[0012]为解决上述问题，本发明提供一种快闪存储器的形成方法，该形成方法包括:
[0013]提供半导体衬底，所述半导体衬底具有存储区；
[0014]在所述半导体衬底上形成第一栅材料层；
[0015]对所述第一栅材料层进行图形化以在所述存储区形成浮栅，所述浮栅侧壁与半导体衬底上表面的夹角为钝角；
[0016]在所述半导体衬底和浮栅上形成第一栅介质层；
[0017]在所述半导体衬底上和第一栅介质层上形成第二栅材料层，所述第二栅材料层上表面高于所述浮栅上的第一栅介质层部分上表面；
[0018]对所述第二栅材料层进行图形化，以在所述浮栅上方形成控制栅。
[0019]可选地，在对所述第一栅材料层进行图形化以形成浮栅时，还在所述存储区形成与所述浮栅相邻的选择栅；
[0020]所述第一栅介质层还覆盖选择栅。
[0021]可选地，使用光刻、刻蚀工艺，对所述第一栅材料层进行图形化。
[0022]可选地，所述刻蚀工艺为各向异性刻蚀，使所述选择栅侧壁和浮栅侧壁与半导体衬底上表面的夹角为钝角。
[0023]可选地，所述选择栅侧壁和浮栅侧壁与半导体衬底上表面的夹角范围为110°?120。。
[0024]可选地，所述刻蚀工艺中的刻蚀气体包括:C12、HBr和CH2F2的混合气体；
[0025]所述012的流量范围为40.5sccm?49.5sccm，所述HBr的流量范围为135sccm?165sccm，所述CH2F2的流量范围为18sccm?22sccm ；
[0026]所述刻蚀反应腔内的压强范围为18mTorr?22mTorr，射频功率范围为225W?275W，射频偏置电压范围为-198V?242V。
[0027]可选地，在所述刻蚀工艺中还通入O2和He，所述OjPHe的流量范围为4.5sccm?
5.5sccm0
[0028]可选地，所述第一栅介质材料层包括:第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、位于所述氮化硅层上的第二氧化硅层。
[0029]可选地，在对所述第二栅材料层进行图形化时，还在所述选择栅上方形成伪栅；
[0030]在对所述第二栅材料层进行图形化后，还包括:在所述伪栅和第一栅介质层中形成导电插塞，以电连接所述选择栅。
[0031]可选地，在对所述第二栅材料层进行图形化后，还包括:在所述选择栅两侧的半导体衬底中和在所述控制栅两侧的半导体衬底中分别形成源极和漏极，所述选择栅的源极或漏极与所述控制栅的源极或漏极共用一个区域。
[0032]可选地，所述半导体衬底具有若干存储区，在每个所述存储区形成一个所述浮栅和与所述浮栅相邻的选择栅、及位于所述浮栅上方的控制栅。
[0033]可选地，在对所述第二栅材料层进行图形化之前，对所述第一栅介质层进行图形化，去除除存储区外的第一栅介质层部分。
[0034]可选地，所有存储区沿第一方向呈行排布和沿第二方向呈列排布。
[0035]可选地，每个存储区中的所述控制栅与选择栅沿第二方向间隔开；
[0036]沿所述第一方向排布的所有存储区中，所有控制栅为同一个栅极，所有选择栅为同一个栅极。
[0037]本发明还提供一种快闪存储器，该快闪存储器包括:
[0038]半导体衬底，具有存储区；
[0039]位于所述存储区的浮栅、覆盖所述浮栅的第一栅介质层；
[0040]位于所述浮栅上方且通过所述第一栅介质层隔开的控制栅。
[0041]所述浮栅侧壁与半导体衬底上表面的夹角为钝角。
[0042]可选地，还包括:位于所述存储区且与所述浮栅相邻的选择栅。
[0043]可选地，所述选择栅侧壁和浮栅侧壁与半导体衬底上表面的夹角范围为115°?120。。
[0044]可选地，所述第一栅介质层包括:第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、位于所述氮化硅层上的第二氧化硅层。
[0045]可选地，所述第一栅介质层还覆盖选择栅，所述快闪存储区还包括:位于所述选择栅上方且通过所述第一栅介质层隔开的伪栅；
[0046]位于所述伪栅和第一栅介质层中的导电插塞，与所述选择栅电连接。
[0047]可选地，还包括:位于所述选择栅两侧半导体衬底中的源极和漏极、和位于所述控制栅两侧半导体衬底中的源极和漏极；
[0048]所述选择栅的源极或漏极与所述控制栅的源极或漏极共用一个区域。
[0049]可选地，所述半导体衬底具有若干存储区，在每个所述存储区形成有一个所述浮栅和与所述浮栅相邻的选择栅、及位于所述浮栅上方的控制栅。
[0050]可选地，所有存储区沿第一方向呈行排布和沿第二方向呈列排布。
[0051]可选地，每个存储区中的所述控制栅与选择栅沿第二方向间隔开；
[0052]沿所述第一方向排布的所有存储区中，所有控制栅为同一栅极，所有选择栅为同一栅极。
[0053]与现有技术相比，本发明的技术方案具有以下优点:
[0054]在形成第一栅介质层之前，对第一栅材料层进行图形化形成浮栅；在对第二栅材料层进行图形化形成控制栅后，无需再向下刻蚀第一栅介质层。仅针对第一栅材料层和第二栅材料层的单层材料进行图形化，能够精确控制单层材料的图形化条件，并获得形貌较佳的控制栅，存储器性能较佳。
[0055]而且，控制栅侧壁为倾斜设置，与半导体衬底上表面之间夹角为钝角，倾斜侧壁相对增大了选择栅在半导体衬底上表面的投影表面积，其目的在于确保后续对第二栅材料层图形化时控制栅与浮栅之间的套准精度，确保控制栅与浮栅在垂直于半导体衬底上表面方向上精确对准，避免控制栅伸出至浮栅外的半导体衬底上方。这可避免存储失效，确保存储器能够正常工作。
【附图说明】
[0056]图1?图3是现有技术的快闪存储单元在形成过程各个阶段的剖面结构示意图；
[0057]图4?图15是本发明具体实施例的快闪存储单元在形成过程中的剖面图，其中，图12本发明具体实施例的快闪存储器的平面视图，图11是图12中存储区C沿FF方向的剖面图。
【具体实施方式】
[0058]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0059]参照图4，提供半导体衬底100，半导体衬底100具有若干存储区，图4中仅示出了一个存储区，包括第一区I和与第一区I相邻的第二区II。以下将以一个存储区为例阐述本发明技术方案，其中第一区I为形成选择单元的区域，第二区II为形成存储单元的区域。
[0060]在半导体衬底100中形成有浅沟槽隔离结构110，相邻两浅沟槽隔离结构110之间为一个存储区，相邻两存储区通过浅沟槽隔离结构110隔离开。
[0061]在本实施例中，半导体衬底100可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底。本领域技术人员可以根据需要选择衬底类型，因此半导体衬底100的类型不应成为限制本发明的保护范围的特征。本实施例中的半导体衬底100为硅衬底，因为在硅衬底上实施本技术方案要比在其他类型衬底上实施本技术方案成本低。
[0062]继续参照图4，在半导体衬底100上形成第二栅介质层120、位于第二栅介质层120上的第一栅材料层130。
[0063]第一栅材料层130的材料为多晶硅或其他可行材料，第一栅材料层130用于形成选择单元的选择栅和存储单元的浮栅。具体使用化学气相沉积工艺形成第一栅材料层130。
[0064]第二栅介质层120的材料为氧化硅，可使用热氧化生长或化学气相沉积工艺形成。第二栅介质层120起到第一栅材料层130与半导体衬底100之间的绝缘隔离效果。
[0065]参照图5，在第一栅材料层130上形成图形化的掩膜层140，如图形化的光刻胶层，图形化的掩膜层140定义出第一区I中的选择栅和第二区II中的浮栅位置；
[0066]参照图6，以图形化的掩膜层140为掩膜，刻蚀第一栅材料层130和第二栅介质层120 (参照图5)，至露出半导体衬底100的上表面，在第一区I中形成位于第二栅介质层120上的选择栅131，在第二区II中形成位于第二栅介质层120上的浮栅132，选择栅131和浮栅132相互隔开；
[0067]参照图7，去除图形化的掩膜层。
[0068]参照图6、图7，选择栅131和浮栅132的侧壁倾斜，与半导体衬底100的上表面之间的夹角α为钝角，倾斜侧壁相对增大了选择栅131在半导体衬底100的上表面投影表面积，其目的在于增大后续控制栅与浮栅132之间的套准(overlay)精度，避免控制栅与浮栅132在垂直于半导体衬底100上表面方向上不能对准，而伸出至浮栅132外的半导体衬底100上方。对于选择栅的倾斜侧壁也基于同样考虑。
[0069]在本实施例中，选择栅131侧壁和浮栅132侧壁与半导体衬底100上表面的夹角α范围为110°?120°，能够获得所需的套准精度。如果α小于110°，浮栅132在半导体衬底100上表面的投影面积太小，不能获得所需的较精确的套准精度；如果α大于120°，选择栅131侧壁及浮栅132侧壁过于倾斜，选择栅131及浮栅132在半导体衬底100上表面的投影表面积太大，选择栅131及浮栅132可能会伸出各自所在区域，对工艺而言也是不允许的。
[0070]为实现倾斜侧壁，使用各向异性干法刻蚀刻蚀第一栅材料层。在该各向异性刻蚀过程中，使用的刻蚀气体为Cl2、HBr和CH2F2的混合气体。Cl 2为刻蚀第一栅材料层的主要刻蚀气体，其与第一栅材料反应生成刻蚀生成物，HBr与刻蚀生成物反应而去除刻蚀生成，整个刻蚀过程为边刻蚀并生成刻蚀生成物、边去除刻蚀生成物的过程。CH2F2与图形化的掩膜层(如光刻胶)及刻蚀生成物反应可生成聚合物，聚合物附着在浮栅侧壁和选择栅侧壁，阻碍了 Cl2继续刻蚀浮栅侧壁和选择栅侧壁，增强了刻蚀的方向性。因此，随着刻蚀过程的进行，浮栅侧壁和选择栅侧壁的刻蚀速率较小，当露出第二栅介质层120时，浮栅侧壁和选择栅侧壁为陡直形状。
[0071]在各向异性干法刻蚀过程中，合理选择各气体流量范围，调节好第一栅材料层的刻蚀量和聚合物生成的量，可获得所需的浮栅侧壁和选择栅侧壁形貌。
[0072]在本实施例中，各项异性干法刻蚀的工艺参数为:
[0073]Cl2的流量范围为40.5sccm?49.5sccm，其目的在于提供足够的刻蚀速率；HBr的流量范围为135sccm?165sccm，其目的在于能及时去除(:12与第一栅材料反应生成的刻蚀生成物；CH2F2的流量范围为18sccm?22sccm，其目的在于提供合理范围的聚合物来保护浮栅侧壁和选择栅侧壁；
[0074]刻蚀反应腔内的压强范围为18mTorr?22mTorr，射频功率范围为225W?275W，射频偏置电压范围为-198V?242V，其目的在于对刻蚀气体进行等离子体化所需的能量。
[0075]在本实施例中，在刻蚀第一栅材料层130后，会继续刻蚀第二栅介质层120。作为变形例，在其他实施例中，在刻蚀第一栅材料层形成选择栅和浮栅后，也可不再继续刻蚀第二栅介质层。
[0076]参照图8，在半导体衬底100上、浮栅132上和选择栅131上、及浮栅132侧壁和选择栅131侧壁形成第一栅介质层150，第一栅介质层150用于形成控制栅与浮栅之间的栅介质层。第一栅介质层150为ONO叠结构，包括:第一氧化硅层151、位于第一氧化硅层151上的氮化硅层152和位于氮化硅层152上的第二氧化硅层153，ONO的叠层结构具有低缺陷密度、低漏电压等优点。
[0077]在本实施例中，可使用化学气相沉积，如等离子体增强化学气相沉积，分别形成第一氧化娃层151、氮化娃层152和第二氧化娃层153，使得第一氧化娃层151、氮化娃层152和第二氧化硅层153均具有较佳致密度。
[0078]参照图9，对第一栅介质层150进行图形化，去除存储区外的其他第一栅介质层部分，剩余第一区I中的第一栅介质层部分及第二区II中的第一栅介质层部分，第一栅介质层150覆盖浮栅132和选择栅131。
[0079]作为一变形例，还可以是:对第一栅介质层进行图形化时，去除除浮栅和选择栅外的其他第一栅介质层部分，仅剩余覆盖浮栅和选择栅的第一栅介质层部分。
[0080]作为另一变形例，在不影响后续工艺的前提下，还可以是:在形成第一栅介质层后，不再对第一栅介质层进行图形化处理。
[0081]具体地，本实施例使用光刻、刻蚀工艺对第一栅介质层150进行图形化。
[0082]参照图10，在半导体衬底100上和第二栅介质层150上形成第二栅材料层160，第二栅材料层160的上表面高于浮栅132上和选择栅131上的第二栅介质层150部分的上表面。
[0083]第二栅材料层160的材料为多晶硅或其他可行的半导体材料，用于形成浮栅132上的控制栅，可使用化学气相沉积工艺形成。
[0084]参照图11，对第二栅材料层160(参照图10)进行图形化，在选择栅131上形成伪栅161和在浮栅132上方形成控制栅162，伪栅161与选择栅131之间、浮栅132与控制栅162之间通过第二栅介质层150隔离开。伪栅161用于补偿控制栅162与选择栅131分别到半导体衬底100上表面的高度的差异，确保半导体衬底100上器件的高度一致性，有利于后续工艺进程。
[0085]作为一变形例，还可以是:在对第二栅材料层进行图形化时，去除第一区I的第二栅材料层部分，而不在选择栅上方形成伪栅。
[0086]在本实施例中，使用光刻、刻蚀工艺，对第二栅材料层160进行图形化。在光刻过程的曝光对准步骤，选择栅131的倾斜侧壁允许伪栅161的图形伸出选择栅131上表面，这相对增大了选择栅131与伪栅161之间的套准精度；相应地，浮栅132的倾斜侧壁允许控制栅162的图形伸出浮栅132上表面，而与浮栅132侧壁对准，这相对增大了控制栅162与浮栅132之间的套准精度。这样，伪栅161位于选择栅131上表面上方及与上表面连接的部分侧壁上方，即选择栅131在半导体衬底100上表面的投影位于伪栅161投影范围内；控制栅162位于浮栅132上表面上方及与上表面连接的部分侧壁上方，即控制栅162在半导体衬底100上表面的投影位于浮栅132投影范围内。
[0087]在本实施例中，在曝光对准过程，沿平行于半导体衬底100上表面的同一直线方向，如图11所示的沿控制栅162和伪栅161的相向方向，伪栅161的特征尺寸Dl大于选择栅131上表面的特征尺寸D2，控制栅162的特征尺寸Dl'大于浮栅132上表面的特征尺寸m'，其中Dl和D2之间的差、DP和D2'之间的差约为60nm，以减小曝光过程的套准误差，获得较佳的套准精度。
[0088]在本实施例的技术方案中，在刻蚀第二栅材料层形成控制栅过程中，仅刻蚀一层第二栅材料层部分，而无需再刻蚀下层的第二栅介质层，这与现有技术的刻蚀形成控制栅后继续刻蚀多层材料相比，能够精确控制单层材料的图形化条件，并避免损伤到控制栅侧壁，存储器性能较佳。
[0089]而且，伪栅161与控制栅162之间空间的深宽比较小，刻蚀气体能够很容易进入并到达底部，刻蚀条件很容易控制以达到所需的刻蚀速率，并得到形貌较佳的控制栅162。
[0090]结合参照图12，半导体衬底100具有若干存储区C，在每个存储区C形成有图11所示位于第一区I的选择单元和位于第二区II的存储单元，图11为图12中存储区C沿FF方向的剖面图。
[0091]所有存储区C沿第一方向D呈行排布和沿第二方向E呈列排布，第一方向D和第二方向E相互垂直。相邻两存储区C通过浅沟槽隔离结构110绝缘隔离。
[0092]沿第一方向D排布的所有存储区C中，所有控制栅162为同一个栅极，且所有选择栅131为同一个栅极。在图12中并未示出快闪存储器的所有存储区，而用虚线作省略表示。
[0093]参照图13，在选择栅131两侧的半导体衬底中形成源极和漏极101，和在控制栅162两侧的半导体衬底中形成源极102和漏极，其中选择栅131的源极和控制栅162的漏极共用一个区域103，位于第一区I的选择单元与第二区II电连接。
[0094]参照图14，在伪栅161及其下的第二栅介质层150中形成导电插塞163，导电插塞163电连接选择栅131，导电插塞163将选择栅131接出。
[0095]具体地，在选择栅131中形成导电插塞163的方法包括:在半导体衬底上形成图形化的掩膜层，在伪栅中定义出导电插塞的位置；以图形化的掩膜层为掩膜，刻蚀伪栅和第二栅介质层形成通孔，露出选择栅上表面；在通孔中和图形化的掩膜层上形成导电材料，导电材料填充满通孔；去除高于伪栅的图形化的掩膜层及导电材料，通孔中剩余的导电材料作为导电插塞163 ;去除图形化的掩膜层。
[0096]在本实施例中，在半导体衬底中形成源极和漏极后，再形成导电插塞163。但不限于此，还可以是:在形成导电插塞163之后，在半导体衬底中形成源极和漏极。
[0097]参照图15，在伪栅161侧壁、控制栅162侧壁、伪栅161侧壁、控制栅162侧壁上露出的第二栅介质层150上形成侧墙17，侧墙17用于保护伪栅161、控制栅162、第二栅介质层150免遭后续工艺污染。
[0098]具体地，侧墙17的形成方法包括:使用化学气相沉积形成侧墙材料层，侧墙材料层覆盖控制栅、伪栅和半导体衬底，侧墙材料为氧化硅；利用回刻工艺刻蚀侧墙材料层，至伪栅161和控制栅162上表面露出，剩余伪栅161侧壁、控制栅162侧壁、伪栅161侧壁、控制栅162侧壁上露出的第二栅介质层150上的侧墙材料层作为侧墙17。
[0099]参照图12和图15，本发明还提供一种快闪存储器，该快闪存储器包括:
[0100]半导体衬底100，具有若干存储区C，每个存储区C包括第一区I和第二区II，相邻两存储区C通过浅沟槽隔离结构110绝缘隔离；
[0101]位于第一区I中的选择栅131、位于第二区II中的浮栅161，选择栅131和浮栅161相邻且间隔开；
[0102]覆盖浮栅161和选择栅131的第一栅介质层150 ;
[0103]位于浮栅161上方且通过第一栅介质层150隔开的控制栅162 ;
[0104]位于选择栅131上方且通过第一栅介质层150隔开的伪栅132 ;
[0105]位于伪栅132和第一栅介质层150中的导电插塞163，电连接选择栅131 ；
[0106]位于选择栅131两侧半导体衬底中的源极和漏极11、和位于控制栅162两侧半导体衬底中的源极102和漏极；
[0107]选择栅131的源极或漏极与控制栅162的源极或漏极共用一个区域103。
[0108]在选择栅131和浮栅161与半导体衬底100之间具有第二栅介质层120 ；
[0109]浮栅161侧壁和选择栅131侧壁与半导体衬底100之间的夹角α (参照图7)为钝角。
[0110]在本实施例中，α的范围为115°?120°。
[0111]在本实施例中，第一栅介质层150包括:第一氧化硅层151、位于第一氧化硅层151上的氮化硅层152、位于氮化硅层152上的第二氧化硅层153。
[0112]在本实施例中，所有存储区沿第一方向D呈行排布和沿第二方向E呈列排布。其中，每个存储区中的选择栅131与控制栅162沿第二方向E间隔开。沿第一方向D排布的所有存储区中，所有控制栅162为同一个栅极，所有选择栅131为同一个栅极。
[0113]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种快闪存储器的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底具有存储区； 在所述半导体衬底上形成第一栅材料层； 对所述第一栅材料层进行图形化以在所述存储区形成浮栅，所述浮栅侧壁与半导体衬底上表面的夹角为钝角； 在所述半导体衬底和浮栅上形成第一栅介质层； 在所述半导体衬底上和第一栅介质层上形成第二栅材料层，所述第二栅材料层上表面高于所述浮栅上的第一栅介质层部分上表面； 对所述第二栅材料层进行图形化，以在所述浮栅上方形成控制栅。2.如权利要求1所述的快闪存储器的形成方法，其特征在于，在对所述第一栅材料层进行图形化以形成浮栅时，还在所述存储区形成与所述浮栅相邻的选择栅； 所述第一栅介质层还覆盖选择栅。3.如权利要求2所述的快闪存储器的形成方法，其特征在于，使用光刻、刻蚀工艺，对所述第一栅材料层进行图形化。4.如权利要求3所述的快闪存储器的形成方法，其特征在于，所述刻蚀工艺为各向异性刻蚀，使所述选择栅侧壁和浮栅侧壁与半导体衬底上表面的夹角为钝角。5.如权利要求4所述的快闪存储器的形成方法，其特征在于，所述选择栅侧壁和浮栅侧壁与半导体衬底上表面的夹角范围为110°?120°。6.如权利要求4所述的快闪存储器的形成方法，其特征在于，所述刻蚀工艺中的刻蚀气体包括:C12、HBr和CH2F2的混合气体； 所述012的流量范围为40.5sccm?49.5sccm，所述HBr的流量范围为135sccm?165sccm，所述CH2F2的流量范围为18sccm?22sccm ； 所述刻蚀反应腔内的压强范围为18mTorr?22mTorr，射频功率范围为225W?275W，射频偏置电压范围为-198V?242V。7.如权利要求6所述的快闪存储器的形成方法，其特征在于，在所述刻蚀工艺中还通入O2和He，所述O 2和He的流量范围为4.5sccm?5.5sccm。8.如权利要求1所述的快闪存储器的形成方法，其特征在于，所述第一栅介质材料层包括:第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、位于所述氮化硅层上的第二氧化娃层。9.如权利要求2所述的快闪存储器的形成方法，其特征在于，在对所述第二栅材料层进行图形化时，还在所述选择栅上方形成伪栅； 在对所述第二栅材料层进行图形化后，还包括:在所述伪栅和第一栅介质层中形成导电插塞，以电连接所述选择栅。10.如权利要求2所述的快闪存储器的形成方法，其特征在于，在对所述第二栅材料层进行图形化后，还包括:在所述选择栅两侧的半导体衬底中和在所述控制栅两侧的半导体衬底中分别形成源极和漏极，所述选择栅的源极或漏极与所述控制栅的源极或漏极共用一个区域。11.如权利要求2所述的快闪存储器的形成方法，其特征在于，所述半导体衬底具有若干存储区，在每个所述存储区形成一个所述浮栅和与所述浮栅相邻的选择栅、及位于所述浮栅上方的控制栅。12.如权利要求11所述的快闪存储器的形成方法，其特征在于，在对所述第二栅材料层进行图形化之前，对所述第一栅介质层进行图形化，去除除存储区外的第一栅介质层部分。13.如权利要求11所述的快闪存储器的形成方法，其特征在于，所有存储区沿第一方向呈行排布和沿第二方向呈列排布。14.如权利要求13所述的快闪存储器的形成方法，其特征在于，每个存储区中的所述控制栅与选择栅沿第二方向间隔开； 沿所述第一方向排布的所有存储区中，所有控制栅为同一个栅极，所有选择栅为同一个栅极。15.一种快闪存储器，其特征在于，包括: 半导体衬底，具有存储区； 位于所述存储区的浮栅、覆盖所述浮栅的第一栅介质层； 位于所述浮栅上方且通过所述第一栅介质层隔开的控制栅。 所述浮栅侧壁与半导体衬底上表面的夹角为钝角。16.如权利要求15所述的快闪存储器，其特征在于，还包括:位于所述存储区且与所述浮栅相邻的选择栅。17.如权利要求16所述的快闪存储器，其特征在于，所述选择栅侧壁和浮栅侧壁与半导体衬底上表面的夹角范围为115°?120°。18.如权利要求15所述的快闪存储器，其特征在于，所述第一栅介质层包括:第一氧化硅层、位于所述第一氧化硅层上的氮化硅层、位于所述氮化硅层上的第二氧化硅层。19.如权利要求16所述的快闪存储器，其特征在于，所述第一栅介质层还覆盖选择栅，所述快闪存储区还包括:位于所述选择栅上方且通过所述第一栅介质层隔开的伪栅； 位于所述伪栅和第一栅介质层中的导电插塞，与所述选择栅电连接。20.如权利要求16所述的快闪存储器，其特征在于，还包括:位于所述选择栅两侧半导体衬底中的源极和漏极、和位于所述控制栅两侧半导体衬底中的源极和漏极； 所述选择栅的源极或漏极与所述控制栅的源极或漏极共用一个区域。21.如权利要求16所述的快闪存储器，其特征在于，所述半导体衬底具有若干存储区，在每个所述存储区形成有一个所述浮栅和与所述浮栅相邻的选择栅、及位于所述浮栅上方的控制栅。22.如权利要求21所述的快闪存储器，其特征在于，所有存储区沿第一方向呈行排布和沿第二方向呈列排布。23.如权利要求22所述的快闪存储器，其特征在于，每个存储区中的所述控制栅与选择栅沿第二方向间隔开； 沿所述第一方向排布的所有存储区中，所有控制栅为同一栅极，所有选择栅为同一栅极。
【文档编号】H01L27/115GK105826269SQ201510007183
【公开日】2016年8月3日
【申请日】2015年1月7日
【发明人】万宇, 张冬平, 杨震, 刘丽媛, 黄胤泽
【申请人】中芯国际集成电路制造(上海)有限公司