形成半导体装置的电阻结构的方法
【专利说明】形成半导体装置的电阻结构的方法
[0001 ] 本申请是申请号为201080026114.3，申请日为2010年05月07日，发明名称为“包含金属栅极与形成于绝缘结构上的含硅电阻器的半导体装置”的中国专利申请的分案申请。
技术领域
[0002]本揭示内容大体有关于集成电路的制造领域，且更特别的是，有关于复杂集成电路中形成于隔离结构上方的电阻器。
【背景技术】
[0003]在现代的集成电路中，在单一芯片区上形成极多个别的电路组件，例如形式为CM0S、NM0S、PM0S组件的场效应晶体管、电阻器、电容器及其类似者。通常这些组件的特征尺寸随着每一个新电路世代的引进而稳定地减小以提供在速度及/或耗电量方面有高效能的现有集成电路。减小晶体管的尺寸为稳定地改善复杂集成电路(例如，CPU)之装置效能的重要态样。减小尺寸一般可提高切换速度，从而增强讯号的处理效能。
[0004]除了大量的晶体管组件以外，通常会依照基本电路布局的要求，在集成电路中形成多个被动电路组件，例如电容器及电阻器。由于电路组件减小尺寸，不仅可改善个别晶体管组件的效能，也可显着提高它们的封装密度(packing density)，从而提供将功能并入给定芯片区的可能性。因此之故，已开发出高度复杂的电路，这些可包括不同种类的电路，例如类比电路、数字电路及其类似者，从而在单芯片(SOC)上可提供整个系统。
[0005]尽管晶体管组件为高度复杂集成电路中的主要电路组件以及实质决定这些装置的整体效能，然而仍需要其它的组件，例如电容器及电阻器，其中相对于晶体管组件的缩放，也必须调整这些被动电路组件的尺寸以免消耗过多有用的芯片区。此外，为了满足根据基本电路设计所紧密设定之容限(margin)，可能必须以高精确度设置该等被动组件(如电阻器)。例如，即使于实质上为数字之电路设计中，也可能必须将对应之电阻值设置于紧密设定之容忍范围内，以便避免过度地造成运作不稳定及/或加强讯号传递延迟(signalpropagat1n delay)。例如，于精密的应用中，电阻器经常以“集成化多晶娃(integratedpolysilicon)”电阻器之形式设置，多晶硅电阻器可形成于隔离结构上方，以便得到所欲之电阻值，而不会造成显着的寄生电容(parasitic capacitance)，如于可形成于主动半导体中之“埋入式”电阻结构之情形中可能会发生者。因此，典型的多晶硅电阻器可能需要沉积基本的多晶硅材料，该多晶硅材料的沉积经常可与用于晶体管组件之多晶硅栅极电极材料的沉积结合。于该栅极电极结构之图案化期间，也可形成这些电阻器，而这些电阻器之尺寸可能明显地取决于该多晶娃材料之基本比电阻值(basic specific resistance value)以及后续之掺杂物材料之类型及浓度，其中，该掺杂物可能经混入该电阻器以调整电阻值。通常由于经掺杂的多晶硅材料之电阻值可能为掺杂物浓度之非线性函数，因而通常需要特定的注入制程，而与其它任何用于调整晶体管之栅极电极之多晶硅材料特性之注入程序无关，可能因此造成中尚复杂度之制造程序。
[0006]此外，持续缩减复杂集成电路之特征尺寸已造成场效晶应体管之栅极长度约为50纳米或更短。场效应晶体管(不论是N型沟道晶体管或者P型沟道晶体管)通常包括所谓的“PN结(PN junct1n)”，该PN结由高度掺杂区(被称为“漏极”及“源极”区)与邻近高度掺杂区的轻度掺杂或无掺杂区(被称为“沟道”区)的接口所形成。于场效应晶体管中，该沟道区的导电率(conductivity)(亦即，该导电沟道之电流驱动能力)受控于形成于该沟道区附近以及用薄绝缘层与该沟道区分隔开的栅极电极。该沟道区的导电率(在因施加适当控制电压于该栅极电极而形成导电沟道之后)取决于漏极及源极区的掺杂物浓度、电荷载体的迀移率，而对于给定之晶体管宽度而言，该沟道区的导电率亦取决于该源极区与该漏极区之间的距离(也称为“沟道长度”)。
[0007]目前，由于硅具有能够近乎无限制地取得、广为人知的特性以及相关材料与制程、以及过去50多年来所累积的经验，故大多数复杂的集成电路以硅为基础。因此，硅很可能仍是未来的电路世代所采用之较佳材料。硅于半导体装置制造中扮演重要角色的理由之一在于硅/ 二氧化硅接口有允许不同区域彼此能可靠地电性隔离的优异特性。硅/ 二氧化硅接口在高温下稳定，因此允许实施高温制程，通常在不牺牲该接口之电性特性下，为了活化掺杂物以及为了修复晶体损伤的退火制程(anneal processes)而需如此。因此，于场效晶应体管中，较佳的是采用二氧化娃作为栅极绝缘层(gate insulat1n layer)，该栅极绝缘层系隔开栅极电极(通常由多晶硅所构成)与硅沟道区。然而，在进一步装置缩放(devicescaling)时，为了实质上避免所谓的“短沟道效应(short channel behav1r)”，沟道长度的缩减可能需要二氧化硅栅极介电材料的厚度做出对应的适应性改变，而根据短沟道效应，沟道长度的变化可能对于晶体管的临界电压(threshoId voltage)有显着的影响。被积极缩小而有相对较低供应电压从而减少临界电压的晶体管装置系因此面临由二氧化硅栅极介电材料厚度减少所造成的显着漏电流(leakage current)增加。例如，为了维持该栅极电极与该沟道区之间所需的电容性親合(capacitive coupling)，大约0.08微米的沟道长度可能需要由厚度薄至大约1.2纳米的二氧化硅所制成之栅极介电材料。一般而言，尽管具有极短沟道的高速晶体管组件可用于高速讯号路径为较佳，其中具有较长沟道的晶体管组件可使用于较不关键的讯号路径(例如，此类较不关键的晶体管可作为储存晶体管)，然而由电荷载体直接穿隧透过高速晶体管组件之极薄二氧化硅栅极介电材料所造成的相对高漏电流可能达到氧化物厚度在I至2纳米范围内的数值，而可能无法适用于任何类型之复杂集成电路系统的热设计功率需求(thermal design power requirement)。
[0008]因此之故，已有人考虑换掉用于栅极绝缘层的二氧化硅，特别是高度精密的应用。可能的替代材料包括有明显较高电容率(permi tt i vi ty)的材料使得经对应地形成之栅极绝缘层的实质较大厚度可提供用极薄二氧化硅层可得到的电容耦合。已有人建议用高电容率的材料取代二氧化娃，例如氧化钽(tantalum oxide)、锁钛氧化物(strontium titaniumoxide)、二氧化給(hafnium oxide)、娃給氧化物(hafnium si I icon oxide)、氧化错(zirconium oxide)及其类似者。
[0009]另外，因为多晶硅可能在栅极介电材料与多晶硅材料间的接口附近会有电荷载子空乏的问题，所以通过提供用于栅极电极的适当导电材料以便取代常用的多晶硅材料可增强晶体管效能，从而在晶体管操作期间减少沟道区、栅极电极之间的有效电容。因此，已有人建议一种栅极堆栈，其中高k介电材料提供增强的电容，同时另外使任何漏电流保持在可接受的水准。由于可形成非多晶硅材料(例如，氮化钛及其类似者)使得它可与栅极介电材料直接接触，从而实质避免空乏区(deplet1n zone)的出现，同时可实现中高的导电率。
[0010]众所周知，晶体管的临界电压可取决于整体晶体管组态、漏极及源极区的复杂横向及垂直掺杂物分布、PN结的对应组态、以及栅极电极材料的功函数(work f unct 1n)。结果，除了提供想要的掺杂物分布以外，也必须考量晶体管的导电型来适当地调整含金属栅极电极材料的功函数。因此之故，含金属电极材料通常可用于N型沟道晶体管与P型沟道晶体管，它们可根据公认有效的制造策略在极先进的制造阶段中装设。亦即，在这些方法中，高k介电材料的形成可结合适当的含金属覆盖层，例如氮化钛及其类似者，接着沉积多晶硅材料及其它的材料，如有必要，则可予以图案化以便形成栅极电极结构。同时，如上述，可图案化对应的电阻器。之后，通过形成漏极及源极区，执行退火制程以及最终将晶体管埋入介电材料，可完成基本的晶体管组态。之后，可执行适当的蚀刻顺序，其中可暴露栅极电极结构的顶面以及所有的电阻结构，以及可移除多晶硅材料。之后，基于个别的掩模方案(masking regime)，可分别将适当的含金属电极材料填入N型沟道晶体管及P型沟道晶体管的栅极电极结构，以便得到优异的栅极电极结构，包括高k栅极绝缘材料与含金属电极材料，此栅极电极结构可提供适当的功函数各自给N型沟道晶体管及P型沟道晶体管。同时，电阻结构也可接受含金属电极材料。不过，由于含金属