半导体装置的制造方法
【技术领域】
[0001]本发明涉及一种半导体装置，特别是涉及使用了宽带隙半导体的半导体装置。
【背景技术】
[0002]关于具有使用了宽带隙半导体、特别是碳化硅(SiC)的金属/氧化物/半导体的结(junct1n)构造(MOS)的场效应型晶体管(SiC-MOSFET)，与使用了硅(Si)的M0SFET(S1-MOSFET)相比，能够降低漏极-源极间的正向电压降(导通电压)，因此，与S1-MOSFET相比能够减少单位单元(unit cell)数，能够缩小芯片尺寸。例如，如果能够将导通电阻减半，则能够使单位单元数减半，能够使芯片尺寸减半。
[0003]与其相伴，存在下述问题，即，在SiC-MOSFET中栅极的面积变小，因此栅极-源极间的电容成分变小，栅极-源极间的静电破坏耐量(ESD)下降。
[0004]通常，在S1-MOSFET中，作为静电破坏对策，例如如专利文献I公开所示，采用下述结构，即，使用形成单位单元时的源极形成工序(η型扩散层形成工序)和P+扩散工序(P型扩散层形成工序)，在作为栅极电极材料的多晶硅(Poly-Si)层之上形成ρη结层而得到齐纳二极管(多晶(poly)齐纳二极管)，内置了连接在栅极和源极之间的齐纳二极管。
[0005]专利文献I:日本特开2002-208702号公报
【发明内容】
[0006]可以想到作为静电破坏对策而将多晶齐纳二极管内置这一做法对于SiC-MOSFET等宽带隙半导体装置也有效，但在温度特性方面，多晶齐纳二极管在高温环境下控制性低，可以想到其不适合于预期在高温环境下使用的宽带隙半导体装置。
[0007]本发明就是为了解决如上所述的问题而提出的，其目的在于提供一种能够防止SiC-MOSFET等宽带隙半导体装置的栅极-源极间的静电破坏的半导体装置。
[0008]本发明所涉及的半导体装置的方式具有:第I导电型的第IMOS晶体管，其第I主电极与第I电位连接，第2主电极与第2电位连接；以及第2导电型的第2M0S晶体管，其第I主电极与所述第IMOS晶体管的控制电极连接，第2主电极与所述第2电位连接，所述第IMOS晶体管的所述控制电极和所述第2M0S晶体管的控制电极被共通地连接，所述第I以及第2M0S晶体管形成于共通的宽带隙半导体衬底之上，所述第IMOS晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在垂直方向上流动，所述第2M0S晶体管构成为，主电流相对于所述宽带隙半导体衬底的主面而在水平方向上流动。
[0009]发明的效果
[0010]根据上述半导体装置，在SiC-MOSFET等宽带隙半导体装置的栅极-源极间施加有负的过电压的情况下，能够防止栅极-源极间的静电破坏等过电压破坏。
【附图说明】
[0011]图1是表示本发明涉及的实施方式I的Si C-MOSFET的电路结构的图。
[0012]图2是表示横向型M0SFETLM的剖面结构的图。
[0013]图3是表示SiC-MOSFETSM的剖面结构的图。
[0014]图4是说明赋予至横向型M0SFETLM的电位的图。
[0015]图5是表示在SiC-MOSFETSM的栅极-源极间施加有负的过电压的情况下的栅极电流的路径的图。
[0016]图6是表示在Si C-MOSFET的栅极-源极间施加有负的过电压的情况下的栅极电流的流向的图。
[0017]图7是示意性地表示本发明涉及的实施方式2的SiC-MOSFETSM的顶面结构的俯视图。
[0018]图8是表示本发明涉及的实施方式2的SiC-MOSFETSM的剖面结构的图。
[0019]图9是示意性地表示本发明涉及的实施方式3的SiC-MOSFETSM的顶面结构的俯视图。
[0020]图10是表示本发明涉及的实施方式3的SiC-MOSFETSM的剖面结构的图。
[0021]图11是示意性地表示本发明涉及的实施方式4的SiC-M0SFETSM的顶面结构的俯视图。
[0022]图12是表示本发明涉及的实施方式4的SiC-MOSFETSM的剖面结构的图。
[0023]图13是表示本发明涉及的实施方式5的SiC-MOSFET的电路结构的图。
[0024]图14是示意性地表示本发明涉及的实施方式5的SiC-MOSFETSM的顶面结构的俯视图。
[0025]图15是表示本发明涉及的实施方式5的SiC-MOSFETSM的剖面结构的图。
【具体实施方式】
[0026]< 前言 >
[0027]“M0S”这一用语以前用于金属/氧化物/半导体的结构造，采用了 Metal-Oxide-Semiconductor的第一个字母。然而，特别是对于具有MOS构造的场效应晶体管(下面，简称为“M0S晶体管”)，从近年来的集成化及制造工艺的改善等角度出发，对栅极绝缘膜、栅极电极的材料进行了改善。
[0028]例如，在MOS晶体管中，主要从以自对准的方式形成源极和漏极的角度出发，取代金属而采用多晶硅作为栅极电极的材料。另外，从改善电气特性的角度出发，采用高介电常数的材料作为栅极绝缘膜的材料，但该材料并非必须限定于氧化物。
[0029]因此，“M0S”这一用语不是必须仅限定于金属/氧化物/半导体的层叠构造才被采用的用语，在本说明书中也不以上述限定为前提。即，鉴于技术常识，这里“M0S”不限定于因其词源而产生的缩略语，广义上具有还包含导电体/绝缘体/半导体的层叠构造的含义。
[0030]<实施方式1>
[0031]图1是表示SiC-MOSFET的电路结构的图，该SiC-MOSFET内置有用于静电破坏对策的横向型MOSFET。
[0032]如图1所示，在η沟道型的SiC-MOSFETSM的栅极(G)-源极(S)间连接有P沟道型的横向型M0SFETLM，将SiC-MOSFETSM的栅极和横向型M0SFETLM的栅极共通地连接。此外，SiC-M0SFETSM和横向型M0SFETLM的源极接地。
[0033]在图2中示出P沟道型的横向型M0SFETLM的剖面结构。如图2所示，横向型M0SFETLM具有:以较高浓度将η型杂质导入至碳化硅衬底而得到的n+缓冲层I;在n+缓冲层I之上形成的、η型杂质为较低浓度的η—层2;以及在η—层2的上层部形成的、具有P型杂质的P基极层3。
[0034]并且，在P基极层3的表面内选择性地形成具有η型杂质的η基极层4，在η基极层4的表面内以成对的方式选择性地形成多个P+层5，该P+层5以较高浓度具有P型杂质。此外，η+缓冲层1、η—层2、ρ基极层3、η基极层4以及P+层5包含于碳化硅衬底，因此将它们总称为衬底部SB。
[0035]在衬底部SB之上形成有场氧化膜11，在场氧化膜11形成有接触孔CHl以及CH2，该接触孔CHl以及CH2在厚度方向上贯穿场氧化膜11而到达P+层5的表面。
[0036]并且，在接触孔CHl的内壁和场氧化膜11之上形成有多晶硅膜13，以将多晶硅膜13之上覆盖的方式形成有层间绝缘膜14。另外，在层间绝缘膜14之上形成有栅极电极16，栅极电极16在与接触孔CHl相对应的部分处也填充于接触孔CHll，该接触孔CHll贯穿层间绝缘膜14而到达P+层5的表面。此外，在接触孔CHll的底部的P+层5之上形成有例如由NiSi等硅化物构成的硅化物膜1，栅极电极16与硅化物膜1连接。
[0037]另外，在接触孔CH2的底部的P+层5之上形成有例如由NiSi等硅化物构成的硅化物膜10，从接触孔CH2的与接触孔CHl相反侧的内壁至场氧化膜11之上为止形成有源极电极15，源极电极15与硅化物膜10的端缘部连接。另外，在衬底部SB的η+缓冲层I侧的主面设置有漏极电极17。
[0038]在图3中示出SiC-MOSFETSM的剖面结构。SiC-MOSFETSM的衬底部SB与横向型M0SFETLM是共通的