提高钴阻挡层沉积选择性的方法
【技术领域】
[0001]本发明涉及半导体制造领域，更具体地说，本发明涉及一种提高钴阻挡层沉积选择性的方法。
【背景技术】
[0002]随着CMOS集成电路制造工艺的发展以及关键尺寸的缩小，很多新的材料和工艺被运用到器件制造工艺中，用以改善器件性能。集成电路后段工艺流程中用铜线取代铝线，极大地降低了互联电阻。同时，采用多孔低介电常数材料(低K材料)可以实现2.5以下的介电常数。这些技术都能够有效降低集成电路的RC延迟。
[0003]由于铜极易扩散，在后段Cu层化学机械研磨之后，会先沉积一层铜扩散阻挡层，然后再进行后续多孔低介电常数材料层的沉积，以避免铜向低介电常数材料中扩散。在28nm以上技术节点，这一层铜扩散阻挡层通常采用氮掺杂碳化硅(NDC，介电常数约为5.3)薄膜，如图1所示意。而到了28nm以下技术节点，就会引入以CVD方式生长的钴膜扩散阻挡层，如图2所示意。之所以需要钴扩散阻挡层是因为钴不仅能够更好的阻挡铜的扩散，同时也能防止生产过程中空气中的水汽渗透进入铜层。钴膜的引入意味着可以减薄氮掺杂碳化硅(NDC)薄膜的厚度，这有利于降低整体有效k值。另外，钴与铜具有很好的黏附性，可以极大地改进产品的可靠性，例如电迀移特性。
[0004]钴膜通过CVD的方式选择性的成长在Cu表面。根据介质衬底和生长条件的不同，一般而言，沉积选择比(Cu层上钴的厚度/多孔低介电常数上钴的厚度)在几十到几百之间。CVD钴在不同的衬底上生长厚度差异明显;在衬底为250°C条件下，致密介质层与铜层上的沉积选择比接近150:1，而多孔介质层与铜层上的沉积选择比只有10-15。
[0005]钴在介质层上的沉积量越大，意味着铜线间的漏电流越大，所以希望即使在多孔介质层上，钴的沉积量也尽量小，即沉积选择比尽量大。
【发明内容】
[0006]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够提高钴膜生长的选择性，降低介质区域金属钴的沉积量，降低器件漏电流，提高产品良率和可靠性的方法。
[0007]为了实现上述技术目的，根据本发明，提供了一种提高钴阻挡层沉积选择性的方法，包括:
[0008]第一步骤:提供表面布有金属铜线和多孔低介电常数介质的晶圆；
[0009]第二步骤:对金属铜线进行化学机械研磨；
[0010]第三步骤:采用HMDS气体对晶圆进行表面致密化处理，使得HMDS与多孔低介电常数介质表面发生反应，由此在多孔低介电常数介质表面形成致密化薄层；
[0011 ]第四步骤:对晶圆进行气体吹扫；
[0012]第五步骤:去除金属铜线表面的氧化层；
[0013]第六步骤:对晶圆执行Co沉积。
[0014]优选地，所述提高钴阻挡层沉积选择性的方法用于铜互联工艺。
[0015]优选地，对晶圆的表面致密化处理在化学气相沉积薄膜反应腔中执行。
[0016]优选地，在晶圆的表面致密化处理中，使得晶圆的温度为100-400C。
[0017]优选地，在晶圆的表面致密化处理中，选择惰性气体作为HMDS的载气。
[0018]优选地，惰性气体为N2气。
[0019]优选地，惰性气体为He气。
[0020]优选地，金属铜线上的沉积的Co形成了铜的钴膜扩散阻挡层。
[0021]通过本发明提出的技术方法，可以降低介质区域金属钴的沉积量，降低器件漏电流，提尚广品良率和可靠性。
【附图说明】
[0022]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0023]图1示意性地示出了铜互联工艺的结构示意图。
[0024]图2示意性地示出了引入钴膜扩散阻挡层的铜互联工艺结构示意图。
[0025]图3示意性地示出了根据本发明优选实施例的提高钴阻挡层沉积选择性的方法的流程图。
[0026]图4和图5示意性地示出了根据本发明优选实施例的提高钴阻挡层沉积选择性的方法的几个步骤。
[0027]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0028]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0029]本发明提出一种提高钴阻挡层沉积选择性的方法，提供表面布有金属铜线和多孔低介电常数介质的晶圆，首先用HMDS(六甲基二硅胺)气体对晶圆进行表明处理，HMDS与多孔低介电常数介质表面发生反应并使其形成致密化的薄层，然后进行选择性钴膜成长。通过本发明提出的技术方法，能够提高钴膜生长的选择性，降低介质区域金属钴的沉积量，降低器件漏电流，提高产品良率和可靠性。
[0030]具体地，图3示意性地示出了根据本发明优选实施例的提高钴阻挡层沉积选择性的方法的流程图。所述提高钴阻挡层沉积选择性的方法可有利地用于铜互联工艺。
[0031]如图3所示，根据本发明优选实施例的提高钴阻挡层沉积选择性的方法包括:
[0032]第一步骤S1:提供表面布有金属铜线和多孔低介电常数介质的晶圆，如图4所示；
[0033]第二步骤S2:对金属铜线进行化学机械研磨；
[0034]第三步骤S3:采用HMDS(六甲基二硅胺)气体对晶圆进行表面致密化处理，使得HMDS与多孔低介电常数介质表面发生反应，由此在多孔低介电常数介质表面形成致密化薄层，如图5所示；
[0035]优选地，对晶圆的表面致密化处理可以选择化学气相沉积薄膜反应腔。而且优选地，在晶圆的表面致密化处理中，使得晶圆的温度为100-400C。优选地，在晶圆的表面致密化处理中，选择惰性气体(例如N2，He)作为HMDS的载气。HMDS到底晶圆表面之后与多孔低介电常数介质材料表面的S1-OH反应，形成致密化的低介电常数薄膜表面，即致密化薄层。
[0036]第四步骤S4:对晶圆进行大流量的气体吹扫；目的是驱除多孔低介电常数介质表面没有反应的HMDS。
[0037]第五步骤S5:去除金属铜线表面的氧化层；
[0038]第六步骤S6:对晶圆执行Co沉积。其中，金属铜线上的沉积的Co形成了钴膜扩散阻挡层。
[0039]此时，Co在不同衬底上的沉积厚度有所不同，其中致密化的介质材料表面沉积的Co将更少，也就是说Co沉积的选择比提高了。由此，通过本发明提出的技术方法，可以降低介质区域金属钴的沉积量，降低器件漏电流，提高产品良率和可靠性。
[0040]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种提高钴阻挡层沉积选择性的方法，其特征在于包括: 第一步骤:提供表面布有金属铜线和多孔低介电常数介质的晶圆； 第二步骤:对金属铜线进行化学机械研磨； 第三步骤:采用HMDS气体对晶圆进行表面致密化处理，使得HMDS与多孔低介电常数介质表面发生反应，由此在多孔低介电常数介质表面形成致密化薄层； 第四步骤:对晶圆进行气体吹扫； 第五步骤:去除金属铜线表面的氧化层； 第六步骤:对晶圆执行Co沉积。2.根据权利要求1所述的提高钴阻挡层沉积选择性的方法，其特征在于，所述提高钴阻挡层沉积选择性的方法用于铜互联工艺。3.根据权利要求1或2所述的提高钴阻挡层沉积选择性的方法，其特征在于，对晶圆的表面致密化处理在化学气相沉积薄膜反应腔中执行。4.根据权利要求1或2所述的提高钴阻挡层沉积选择性的方法，其特征在于，在晶圆的表面致密化处理中，使得晶圆的温度为100-400C。5.根据权利要求1或2所述的提高钴阻挡层沉积选择性的方法，其特征在于，在晶圆的表面致密化处理中，选择惰性气体作为HMDS的载气。6.根据权利要求5所述的提高钴阻挡层沉积选择性的方法，其特征在于，惰性气体为N2Ho7.根据权利要求5所述的提高钴阻挡层沉积选择性的方法，其特征在于，惰性气体为HeHo8.根据权利要求1或2所述的提高钴阻挡层沉积选择性的方法，其特征在于，金属铜线上的沉积的Co形成了铜的钴膜扩散阻挡层。
【专利摘要】本发明提供了一种提高钴阻挡层沉积选择性的方法，包括：提供表面布有金属铜线和多孔低介电常数介质的晶圆；对金属铜线进行化学机械研磨；采用HMDS气体对晶圆进行表面致密化处理，使得HMDS与多孔低介电常数介质表面发生反应，由此在多孔低介电常数介质表面形成致密化薄层；对晶圆进行气体吹扫；去除金属铜线表面的氧化层；对晶圆执行Co沉积。
【IPC分类】H01L21/768
【公开号】CN105552023
【申请号】CN201610107414
【发明人】雷通
【申请人】上海华力微电子有限公司
【公开日】2016年5月4日
【申请日】2016年2月26日