用于嵌入式sonos存储器集成工艺的侧墙结构及制造方法
【技术领域】
[0001] 本发明涉及半导体集成电路制造领域，特别是涉及一种用于嵌入式S0N0S(闪存存 储器)存储器集成工艺的侧墙结构。本发明还涉及一种所述侧墙结构的制造方法。
【背景技术】
[0002] 结合图1所示，在嵌入式S0N0S工艺开发中，由于需要同时兼顾逻辑区域和S0N0S区 域，因此现有的制造工艺会面临一些新的挑战。尤其是在侧墙刻蚀工艺中，S0N0S区域比逻 辑区域的侧墙膜层要复杂。图1中，1为硅衬底，2为S0N0S区域的0N0(氧化层/氮化层/氧化 层)结构的栅氧化层，3为S0N0S区域的栅极、4为逻辑区域的栅氧化层、5为逻辑区域的侧墙 氧化层、6为S0N0S区域的侧墙氧化层、7为由氧化硅-氮化硅-氧化硅膜层组成的S0N0S区域 侦_、8为S0N0S区域的金属接触孔、9为逻辑区域、10为S0N0S区域。其中，0N0结构的栅氧化 层2，由下自上依次为约17Λ的氧化硅、约140Α的氮化硅和约20Α的氧化硅。S0N0S区域的 侧墙氧化层6采用热氧生长，为厚度约20~50LSONOS区域侧墙7由下至上依次为约 100~200Α的氧化娃、约200~300Α氮化硅和约500~6〇祕的氧化硅。逻辑区域的栅极 侧墙11，其最下层的氧化硅厚度约100~150Λ，采用化学沉积生成。
[0003] 传统的刻蚀工艺很难使两个区域达到平衡。以下是传统工艺存在的几大问题：
[0004] 1.传统的刻蚀工艺会造成侧墙刻蚀之后有0Ν0膜层2中的氮化硅残留使S0N0S区域 的金属接触孔8无法刻通导致低良率的问题。调整刻蚀工艺也很难平衡逻辑区域和S0N0S区 域。如果针对逻辑区域不产生过量刻蚀，则S0N0S区域的0Ν0膜层2会有Sin(氮化硅)残留。如 果针对S0N0S区域Sin刻蚀干净，则逻辑区域表面硅损失量过多，导致逻辑区域器件的结深 和漏电都变差。
[0005] 2.侧墙刻蚀后0N0膜层2的Sin残留会导致S0N0S器件可靠性变差。
[0006] 3. S0N0S器件在高电压操作下存在较大的栅致漏极漏电（GIDL)，使得相关的栗电 路电压不够不能正常工作。
【发明内容】
[0007] 本发明要解决的技术问题是提供一种用于嵌入式S0N0S存储器集成工艺的侧墙结 构，在保证逻辑区域实施工艺不变的同时，能有效降低S0N0S器件的漏电，提高产品良率和 可靠性;为此，本发明还要提供一种所述侧墙结构的制造方法。
[0008] 为解决上述技术问题，本发明的用于嵌入式S0N0S存储器集成工艺的侧墙结构是 采用如下技术方案实现的，S0N0S区域侧墙由两层构成，从下至上依次为：厚度为 300~4001的氮化硅层，厚度为500~600 A的氧化硅层。
[0009] 所述用于嵌入式S0N0S存储器集成工艺的侧墙结构制造方法，包括如下步骤：
[0010] 步骤1.在定义好有源区区域之后进炉管长0N0层；
[0011] 步骤2.用所述0Ν0层作为掩模版刻蚀掉S0N0S区域以外的部分；
[0012] 步骤3.进入炉管生长逻辑区域的栅氧化层、多晶硅栅极并定义好多晶硅栅极位置 (如图1中4的位置），形成S0N0S区域以及Logic区域的器件；
[0013] 步骤4.进入炉管生长厚度为70~150Λ的S0N0S区域的侧墙氧化层；进入炉管生 长S0N0S区域的侧墙膜层，从下往上的膜层分别为300~/100A氮化硅层，500~600Λ氧化 娃层；
[0014] 步骤5.通过侧墙刻蚀定义逻辑区域和S0N0S区域的侧墙形貌。
[0015] 本发明在不改变S0N0S区域侧墙总厚度的前提下，通过简化S0N0S区域侧墙膜层和 改变逻辑区域的侧墙生长方式，不仅可以有效平衡逻辑区域与S0N0S区域的刻蚀工艺窗口， 更重要的是可以降低S0N0S器件在高压差操作下产生的栅致漏极漏电（GIDL)，同时提升器 件可靠性。
【附图说明】
[0016] 下面结合附图与【具体实施方式】对本发明作进一步详细的说明：
[0017]图1是现有的逻辑区域和S0N0S区域结构剖面图；
[0018] 图2是用于嵌入式S0N0S存储器集成工艺的侧墙结构剖面图；
[0019] 图3是图1与图2所示两种结构S0N0S区域栅致漏极漏电比较图；
[0020] 图4是图1与图2所示两种结构S0N0S区域可靠性比较图。
【具体实施方式】
[0021]结合图2所示，所述用于嵌入式S0N0S存储器集成工艺的侧墙结构是采用如下方式 实现的：
[0022] 1.将逻辑区域的栅极侧墙11由原来热氧生长方式改为炉管生长方式，其最下层的 氧化硅厚度从原来的20~50A增加到70~1501。
[0023] 2.将S0N0S区域侧墙膜层12由原来的三层，即厚度为]00~200Λ的氧化硅层，厚 度为200~:30(?的氮化硅层，厚度为500~600Λ的从化硅层，改为两层，即从下至上依次 是，厚度为300~400A的氮化硅层，厚度为500~600A的氧化硅层。
[0024] 经过以上两步工艺，逻辑区域侧墙膜层还是维持之前的氧化硅-氮化硅-氧化硅三 层不变。
[0025] S0N0S区域侧墙膜层简化为氮化硅层-氧化硅层两层，S0N0S区域的0N0层在栅极刻 蚀之后最上层的ΗΤ0(高温氧化)残留量小于20Λ，基本可以忽略。简化后的S0N0S区域侧墙 膜层在侧墙刻蚀步骤中基本能与逻辑区域达到平衡。
[0026]所述用于嵌入式S0N0S存储器集成工艺的侧墙结构制造方法具体实施步骤如下： [0027]步骤1.在定义好有源区区域之后进炉管生长S0N0S区域的0Ν0结构的栅氧化层2， 由下自上依次为约ΠΑ的氧化硅、约1，10Λ的氮化硅和约20Α的氧化硅。
[0028]步骤2.用所述0Ν0层作为掩模版刻蚀掉S0N0S区域以外的部分。
[0029]步骤3.进入炉管生长逻辑区域的栅氧化层4、多晶硅栅极并定义好多晶硅栅极位 置(如图2中4的位置），形成S0N0S区域以及Logic区域的器件。
[0030] 步骤4.进入炉管生长厚度为70~150Λ的S0N0S区域的侧墙氧化层6;进入炉管长 S0N0S区域的侧墙膜层12，从下往上的膜层分别为300~/100Λ氮化硅层，500~600Λ氧化 娃层。
[0031] 步骤5.通过侧墙刻蚀定义逻辑区域和S0N0S区域的侧墙形貌。
[0032]参见图3,比较图1和图2,对比的数据显示，图2所示器件在高压擦写的操作条件 下，栅致漏极漏电明显比图1所示所示器件的要小。再参见图4,且在相同的可靠性操作周期 下，图2所示器件擦写操作的电压变化较图1所示所示器件的要小。这表明图2所示器件的可 靠性窗口较图1所示器件来的大。图4中，标号A所指示的曲线为图2所示器件，标号B所指示 的曲线为图1所示器件。
[0033]以上通过【具体实施方式】对本发明进行了详细的说明，但这些并非构成对本发明的 限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也 应视为本发明的保护范围。
【主权项】
1. 一种用于嵌入式SONOS存储器集成工艺的侧墙结构，其特征在于，SONOS区域侧墙由 两层构成，从下至上依次为:厚度为300~400A的氮化硅层，厚度为500~600 A的氧化 娃层。2. 如权利要求1所述的侧墙结构，其特征在于：由炉管生长方式形成的逻辑区域的栅极 侧墙为三层，从下至上依次为氧化硅、氮化硅和氧化硅，最下层的氧化硅厚度为 70~150Λ。3. 如权利要求1所述的侧墙结构，其特征在于:位于所述SONOS区域侧墙内侧的SONOS区 域的侧墙氧化层厚度为70~150Λ。4. 一种用于权利要求1所述侧墙结构制造方法，其特征在于，包括如下步骤： 步骤1.在定义好有源区区域之后进炉管生长SONOS区域的ONO层结构的栅氧化层； 步骤2.用所述ONO层作为掩模版刻蚀掉SONOS区域以外的部分； 步骤3.进入炉管生长逻辑区域的栅氧化层、多晶硅栅极并定义好多晶硅栅极位置，形 成SONOS区域以及逻辑区域的器件； 步骤4.进入炉管生长厚度为70~150A的SONOS区域的侧墙氧化层6 ;进入炉管生长 SONOS区域的侧墙膜层，从下往上的膜层分别为300~，100Λ氮化硅层300 -600Λ氧化硅 层； 步骤5.通过侧墙刻蚀定义逻辑区域和SONOS区域的侧墙形貌。5. 如权利要求4所述的方法，其特征在于:逻辑区域的多晶硅栅极刻蚀之后，要求SONOS 区域的栅氧化层ONO的最上层高温氧化层残留的厚度要求小于20Λ。
【专利摘要】本发明公开了一种用于嵌入式SONOS存储器集成工艺的侧墙结构，SONOS区域侧墙由两层构成，从下至上依次为：厚度为的氮化硅层，厚度为的氧化硅层。本发明还公开了一种用于嵌入式SONOS存储器集成工艺的侧墙结构制造方法。本发明在保证逻辑区域实施工艺不变的同时，能有效降低SONOS器件的漏电，提高产品良率和可靠性。
【IPC分类】H01L27/115, H01L21/8247
【公开号】CN105529333
【申请号】CN201610064126
【发明人】严舒瑶, 熊伟, 张可刚, 陈华伦
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年4月27日
【申请日】2016年1月29日