一种3d非易失性存储器及其制造方法和降低功耗的方法
【技术领域】
[0001 ]本发明涉及3D非易失性存储器，尤其涉及一种基于rosoi工艺的3D非易失性存储 器及其制造方法和降低功耗的方法。
【背景技术】
[0002] 随着工艺节点越来越小，存储器芯片的微缩制程面临极限。为了得到更高的存储 密度和读取速度，各大生产厂商逐渐纷纷投入3D存储器工艺开发。3D存储器技术的特点并 非是通过芯片的堆叠或3D封装来实现，而是存储单元采用的是3D工艺。例如，传统的平面 NAND闪存存储器，其存储单元浮栅晶体管为平面晶体管，所有源端和漏端位于同一平面，而 3D-NAND存储单元采用的是立体晶体管，其源端和漏端分别在不同的平面，因而存储区密度 更高，单存储芯片的密度甚至能够达到几百GB量级。
[0003] 如图1所示，传统的3D新型存储器采用的是体硅工艺，其分为两个部分且这两个部 分只能由一个制造商生产，体硅之上的部分为3D非易失性存储器的存储阵列；下面一部分 是体硅，用于实现CMOS逻辑电路，即3D存储阵列的外围电路，如译码电路、控制电路、输入输 出电路、读写电路等。此种3D新型存储器可以应用于如eMMC(Embedded Multi Media Card， 嵌入式多媒体卡）、SSD(固态硬盘）、controller(控制器）、FPGA(Field - Programmable Gate Array，现场可编程阵列）等应用中。而随着工艺尺寸不断减小，基于体娃工艺的3D存 储器泄漏功耗越来越高，为了解决这一问题，大部分厂商不得不采用DVFS(Dynami C Voltage Frequency Scaling，动态电压频率调整)这一方案来降低3D存储器中泄漏功耗。
[0004] DVFS是一种芯片节能技术，即动态调节芯片的运行频率和电压，从而降低功耗。一 般情况下，对同一块芯片，频率越高，需要的电压也越高。降低频率可以降低功耗，但是单纯 的降低频率并不能节省功耗，因为对于一个给定的任务，F*t(频率与时间的乘积)是一个常 量，只有在降低频率的同时降低电压，才能真正的降低功耗。目前很多芯片都支持DVFS，因 为能够节省大量功耗，DVFS技术已经得到了广泛的应用，特别是在便携式设备中。但是采用 DVFS技术需要增加许多额外的逻辑控制电路，使整个3D存储器芯片更加复杂化，芯片面积 也会增加，从而导致3D存储器生产成本会更高。
[0005] rosoi (全耗尽绝缘体上硅)是指以绝缘体上硅代替传统的衬底硅（即体硅）的基本 技术，FDS0I工艺能够有效减少寄生电容，提高运行速度，同时FDS0I工艺使得晶体管电路与 衬底隔离，从而大大降低泄漏功耗。
[0006] 因此，本领域的技术人员致力于开发一种基于FDS0I工艺的3D非易失性存储器的 实现方法，减小寄生电容，提高了 3D非易失性存储器的读写速度，并且具有更低的漏功耗。
【发明内容】
[0007] 有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是如何减小现有的3D非 易失性存储器的寄生电容，提高读写速度，并且具有更低的漏功耗。
[0008] 为实现上述目的，本发明提供了一种3D非易失性存储器，所述3D非易失性存储器 的硅衬底是FDSOI。
[0009]进一步地，包括硅衬底、埋氧层、单晶硅顶层和存储阵列，所述埋氧层被配置为充 当所述硅衬底和所述单晶硅顶层之间的绝缘层;所述单晶硅顶层被配置为实现所述3D非易 失性存储器的外围CMOS逻辑电路。
[0010]本发明还提供了一种如上所述的3D非易失性存储器的制造方法，所述存储阵列和 所述外围CMOS逻辑电路由相同或不同的制造工厂生产。
[0011] 本发明还提供了一种基于如上所述的3D非易失性存储器的降低功耗的方法，通过 调节背栅电压，使晶体管能在更低的电压下正常工作。
[0012] 本发明提出了一种基于rosoi工艺的3D非易失性存储器的实现方法，所述3D非易 失性存储器的结构如图2所示。与传统的基于体硅工艺的3D非易失性存储器所不同的是，本 发明所述3D非易失性存储器是基于n)S0I工艺来实现的，即3D非易失性存储器的外围逻辑 电路部分和存储阵列部分都是在FDS0I晶圆上实现的。此外，还与传统的3D非易失性存储器 实现方法不同的是，本发明基于n)S0I工艺的3D非易失性存储器的两个部分，即3D非易失性 存储器的存储阵列和3D非易失性存储器的外围逻辑电路，可以由不同的制造工厂 (Foundry)生产，例如：一个制造工厂可以在n)S0I晶圆上制造3D非易失性存储器的外围逻 辑电路，然后再交由另一制造工厂商来实现硅片之上的存储阵列。因此本发明这种基于 FDS0I工艺的3D非易失性存储器实现方法更加灵活，并且基于FDS0I工艺的3D非易失性存储 器减小了寄生电容，提高了读写速度，并且由于n)S0I工艺使得CMOS逻辑电路与衬底隔离， 从而大大降低了 3D非易失性存储器的运行功耗。
[0013] 本发明所述的制造方法通过在FDS0I晶圆上实现3D非易失性存储器的外围逻辑电 路部分和3D存储阵列部分，在实现方法上更加灵活，减小了寄生电容，提高了 3D非易失性存 储器的读写速度，并且具有更低的漏功耗。
[0014] 以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以 充分地了解本发明的目的、特征和效果。
【附图说明】
[0015] 图1是现有的3D新型存储器采用的体硅工艺示意图；
[0016] 图2是本发明的一个较佳实施例的3D非易失性存储器的结构示意图；
[0017] 图3是本发明的一个较佳实施例的基于rosoi工艺的3D非易失性存储器；
[0018] 其中，1是娃衬底;2是埋氧层，3是单晶娃顶层，4是存储阵列；
[0019] 图4是本发明的一个较佳实施例的3D非易失性存储器的芯片的外围CMOS逻辑电路 示意图；
[0020] 其中，F_1至F_n表示电路功能模块。
【具体实施方式】
[0021] 本发明基于rosoi工艺的3D非易失性存储器的一个具体实施例如图3所示。其中，1 是娃衬底（substrate) ;2是埋氧层(Buried Oxide Layer，B0X)，充当1和3之间的绝缘层；3 是单晶硅顶层，用于实现3D非易失性存储器的外围CMOS逻辑电路;4是3D非易失性存储器的 存储阵列。
[0022] 进一步的，本发明还可以通过调节不同功能模块的背栅电压使之性能和功耗达到 最优。通过调节背栅电压，可以使晶体管的导通电压更低，使晶体管能在更低的电压下正常 工作，甚至可以在接近阈值电压处(near-Vt)正常工作，因此芯片功耗会大大降低。如图4所 示的是本发明3D非易失性存储器的芯片的外围CMOS逻辑电路部分，其中，图中的功能模块 F_1至F_n表示该模块实现的电路功能，并不代表它们在芯片的位置。图中所示的每个功能 模块都可以通过调节该模块的背栅电压以实现每个模块的功耗性能最优化。这种调节方法 可以通过软件的方式实现，无需复杂的硬件电路开销。相比传统的DVFS技术是通过硬件电 路调节电压和频率以实现芯片功耗的降低，增加了芯片面积和成本。例如通过一段时间的 统计和分析，得到功能模块?_1的最优背栅电压为0.1伏，F_2的最优背栅电压为0.3伏，那么 可通过软件调控的方式，将功能模块F_1的背栅电压调节为0.1伏，将功能模块F_2的背栅电 压调节为0.3伏，这样使每个功能模块都能在最佳功耗性能状态下工作，从而使得本发明3D 非易失性存储器的运行功耗和性能达到最优。
[0023] 本发明这种3D非易失性存储器是基于rosoi工艺来实现功耗降低的，相较于传统 的采用DVFS技术来降低功耗的方法，二者之间对比如下表所示：
[0024]
[0025] 由上可以看出，本发明这种基于rosoi工艺技术来降低3D非易失性存储器功耗的 方法，在硬件电路开销上、芯片实现复杂程度上以及降低功耗的效率上都要优于传统的 DVFS技术。同时，基于FDS0I工艺的3D非易失性存储器拥有更快的运行速度，可以在接近阈 值电压处(near-Vt)正常工作，且漏功耗也更低，因此本发明3D非易失性存储器的实现方法 是一种高性能、低功耗、低成本的实现方法。
[0026] 以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术无需创 造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员 依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术 方案，皆应在由权利要求书所确定的保护范围内。
【主权项】
1. 一种3D非易失性存储器，其特征在于，所述3D非易失性存储器的硅衬底是FDSOI。2. 如权利要求1所述的3D非易失性存储器，其特征在于，包括硅衬底、埋氧层、单晶硅顶 层和存储阵列，所述埋氧层被配置为充当所述硅衬底和所述单晶硅顶层之间的绝缘层;所 述单晶硅顶层被配置为实现所述3D非易失性存储器的外围CMOS逻辑电路。3. -种如权利要求1或2所述的3D非易失性存储器的制造方法，其特征在于，所述存储 阵列和所述外围CMOS逻辑电路由相同或不同的制造工厂生产。4. 一种基于如权利要求1或2所述的3D非易失性存储器的降低功耗的方法，其特征在 于，通过调节背栅电压，使晶体管能在更低的电压下正常工作。
【专利摘要】本发明公开了一种基于FDSOI工艺的3D非易失性存储器及其制造方法，所述3D非易失性存储器包括硅衬底、埋氧层、单晶硅顶层和3D非易失性存储器的存储阵列，所述埋氧层充当1和3之间的绝缘层；所述单晶硅顶层用于实现3D非易失性存储器的外围CMOS逻辑电路。本发明基于FDSOI工艺的3D非易失性存储器的两个部分，即3D非易失性存储器的存储阵列和3D非易失性存储器的外围逻辑电路，可以由不同的制造工厂生产。本发明所述3D非易失性存储器还可以通过调节不同功能模块的背栅电压使之性能和功耗达到最优。通过调节背栅电压，可以使晶体管的导通电压更低，使晶体管能在更低的电压下正常工作，甚至可以在接近阈值电压处正常工作，因此芯片功耗会大大降低。
【IPC分类】H01L27/115, H01L21/8247, G11C16/34
【公开号】CN105514113
【申请号】CN201510834302
【发明人】景蔚亮, 陈邦明
【申请人】上海新储集成电路有限公司
【公开日】2016年4月20日
【申请日】2015年11月25日