分栅快闪存储器的制造方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种分栅快闪存储器的制造方法。
【背景技术】
[0002]在目前的半导体产业中，存储器件在集成电路产品中占了相当大的比例，存储器中的快闪存储器的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003]快闪存储器分为两种类型:叠栅(stack gate)器件和分栅(split gate)器件。叠栅器件具有浮栅和控制栅，其中，控制栅位于浮栅上方，制造叠栅器件的方法比制造分栅器件简单，然而叠栅器件存在过擦除问题。与叠栅器件不同的是，分栅器件在浮栅的一侧形成作为擦除栅极的字线，字线作为控制栅，在擦写性能上，分栅器件有效地避免了叠栅器件的过擦除效应，电路设计相对简单。而且，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、S頂卡、微控制器、手机等电子产品中。
[0004]然而，现有的分栅快闪存储器存在编程串扰失效(columnpunch through ,PTC)的问题。造成这一问题的原因是:在对源漏极进行离子注入时，由于字线的高度较低，会使离子注入穿透字线，导致编程串扰失效。
【发明内容】
[0005]本发明解决的技术问题是提供一种分栅快闪存储器的制造方法，以解决因字线的高度较低而引发的分栅快闪存储器编程串扰失效的问题。
[0006]为解决上述技术问题，本发明实施例提供一种分栅快闪存储器的制造方法，包括:提供衬底，所述衬底具有第一表面和第二表面;在所述衬底的第一表面形成多个分立的伪栅极结构;在相邻伪栅极结构之间及其上形成第一源极材料层，同时在所述衬底的第二表面形成第二源极材料层;对第一源极材料层进行平坦化，形成源极线；形成源极线之后，去除所述第二源极材料层;形成字线。
[0007]可选地，形成所述第一源极材料层和第二源极材料层的材料包括多晶硅。
[0008]可选地，形成所述第一源极材料层和第二源极材料层的工艺为低压化学气相沉积工艺，工艺参数包括温度为400摄氏度至700摄氏度，压强为0.2托至0.6托，反应气体为SiH4和PH3，SiH4的流量为I标准升/分钟至3标准升/分钟，PH3的流量为I标准晕升/分钟至20标准晕升/分钟。
[0009]可选地，形成所述第一源极材料层的厚度为1600埃至2300埃。
[0010]可选地，所述平坦化工艺包括化学机械研磨。
[0011]可选地，形成所述分立的伪栅极结构的方法包括:在衬底的第一表面依次形成第一氧化层、浮栅层和伪栅层;刻蚀所述伪栅层，在浮栅层上形成分立的伪栅极，伪栅极所在的区域为字线区，相邻伪栅极之间的区域形成第一沟槽，第一沟槽底部暴露出部分浮栅层；在所述第一沟槽的侧壁形成第一侧墙；以第一侧墙为掩模，刻蚀所述浮栅层和第一氧化层至衬底的第一表面，形成分立的伪栅极结构，所述伪栅极结构包括第一氧化层、浮栅层、伪栅极和第一侧墙。
[0012]可选地，在形成分立的伪栅极结构之后，形成第一源极材料层之前，还包括:在伪栅极结构的侧壁形成第二侧墙，所述第二侧墙覆盖第一氧化层和浮栅层的侧壁、以及第一侧墙的部分侧壁；以第一侧墙和第二侧墙为掩模，对相邻伪栅极结构之间的衬底进行离子注入，形成源区。
[0013]可选地，所述在形成分立的伪栅极之后，在形成第一侧墙之前，还包括采用各向同性刻蚀的方法刻蚀第一沟槽底部，以去除部分的浮栅层，在所述浮栅层上形成弧形表面。
[0014]可选地，形成字线的方法包括:去除伪栅极、以及伪栅极下面的浮栅层和第一氧化层，形成浮栅和耦合氧化层;形成第二氧化层，覆盖字线区的衬底表面、浮栅、耦合氧化层和第一侧墙的侧壁、以及源极线表面;在字线区的第二氧化层上形成字线。
[0015]与现有技术相比，本发明实施例的技术方案具有以下有益效果:
[0016]本发明实施例的制造方法中，在形成第一源极材料层和第二源极材料层之后，在基片尚未发生明显翘曲的情况下，先对第一源极材料层进行平坦化，再刻蚀去除位于衬底的第二表面的第二源极材料层，使形成的字线高度不受平坦化工艺的影响;避免了在先去除第二源极材料层，再对第一源极材料层进行平坦化的工艺中，基片在第一源极材料层的应力作用下发生明显翘曲，使位于基片边缘的字线区被过度地平坦化，降低形成字线的高度，引发分栅快闪存储器编程串扰失效的问题。
【附图说明】
[0017]图1是本发明一个实施例的分栅快闪存储器的制造方法的流程示意图。
[0018]图2至图13是本发明一个实施例的分栅快闪存储器的制造方法的中间结构的剖面示意图。
【具体实施方式】
[0019]现有技术的分栅快闪存储器存在编程串扰失效的问题，经过发明人对发生编程串扰失效的位置的分析，发现编程串扰失效主要发生在半导体晶圆的边缘，发生编程串扰失效单元的字线的高度低于正常的闪存单元的字线的高度。
[0020]在基片(wafer)表面沉积形成源极线的多晶硅层时，基片的上表面和下表面都会形成多晶硅层。然而，多晶硅层内部通常具有很高的压缩应力，大约为114N/cm2，如此大的应力会显著地改变基片的翘曲程度。在正常情况下，基片上表面和下表面的多晶硅层受力达到平衡，不会使基片发生明显的翘曲。而在形成分栅快闪存储器的过程中，为保证工艺操作的精准，通常需要去除基片下表面的多晶硅层。
[0021]现有技术在去除了位于基片下表面的多晶硅层之后，基片上表面和下表面受到的应力失衡，使基片发生明显的翘曲；然后，对多晶硅层进行化学机械研磨(CMP)以形成源极线，此时靠近基片边缘的翘曲部分会被过度地研磨，降低位于基片边缘的字线区的高度，致使后续形成字线的高度降低，导致字线沟道的漏电流增加，引起编程串扰失效的问题。
[0022]为了解决上述问题，本发明提供一种分栅快闪存储器的制造方法，下面结合附图加以详细的说明。
[0023]图1是本发明一个实施例的分栅快闪存储器的制造方法的流程示意图。
[0024]图2至图13是本发明一个实施例的分栅快闪存储器的制造方法的中间结构的剖面示意图。
[0025]参考图2，执行图1中的步骤Sll，提供衬底100，所述衬底100具有第一表面10a和第二表面100b。
[0026]所述衬底100可以是硅衬底、锗硅衬底、II1-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构等。在一个实施例中，所述衬底100为硅衬底。
[0027]参考图3至图7，执行图1中的步骤S13，在所述衬底100的第一表面10a(如图2所示)形成多个分立的伪栅极结构。具体形成方法为:
[0028]参考图3，在所述第一表面10a依次形成第一氧化层111、浮栅层112和伪栅层113。
[0029]在一个实施例中，所述第一氧化层111的材料为氧化硅，形成所述第一氧化层111的工艺为热氧化工艺。形成所述第一氧化层111的厚度范围为85埃至100埃;所述浮栅层112的材料为多晶硅，形成所述浮栅层112的工艺为低压化学气相沉积工艺，形成所述浮栅层112的厚度范围为200埃至1000埃;所述伪栅层113的材料为氮化硅，形成所述伪栅层113的工艺为低压化学气相沉积工艺，形成所述伪栅层113的厚度范围为2500埃至5000埃。
[0030]参考图4，刻蚀所述伪栅层113(如图3所示)，在浮栅层112上形成分立的伪栅极113a，伪栅极113a所在的区域为字线区201，相邻伪栅极113a之间的区域形成第一沟槽114，所述第一沟槽114底部暴露出部分浮栅层112的表面。
[0031]所述伪栅极113a的形成方法为:在伪栅层113上形成图形化的掩模层，以所述图形化的掩模层为掩模，采用干法刻蚀的方法刻蚀所述伪栅层113至浮栅层112，在浮栅层112上形成分立的伪栅极113a，伪栅极113a所在的区域为字线区201。
[0032]参考图5，采用各向同性刻蚀的方法刻蚀相邻的伪栅极113a之间的浮栅层112，在所述浮栅层112上形成中间凹陷的弧形表面，为后续形成的浮栅的顶部尖端做好准备。
[0033]参考图6，在伪栅极113a的侧壁上形成第一侧墙115。
[0034]在一个实施例中，所述第一侧墙115的材料为氧化硅。形成所述第一侧墙115的方法为:采用低压化学气相沉积的工艺在浮栅层112的弧形表面、伪栅极113a的表面和侧壁沉积第一侧墙材料层(未示出)，然后回刻所述第一侧墙材料层，形成覆盖伪栅极113a侧壁的第一侧墙115。
[0035]参考图7，以所述第一侧墙115为掩模，刻蚀浮栅层112和第一氧化层111至衬底100，在所述衬底100的第一表面10a形成分立的伪栅极结构110。所述伪栅极结构110包括第一氧化层111、浮栅层112、伪栅极113a和第一侧墙115。其中，刻蚀浮栅层112和第一氧化层111至衬底100的工艺为干法刻蚀。
[0036]参考图8，执行图1中的步骤S15，对相邻伪栅极结构110之间的衬底进行离子注入，形成源区。
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