Cmos器件及其形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，具体而言，涉及一种CMOS器件及其形成方法。
【背景技术】
[0002] 随着半导体技术的发展，要求CMOS器件的尺寸不断缩小，相应地，对高密度、高性 能大规模集成电路的需求也越来越多。在众多的CMOS器件中，互补金属氧化物（CMOS)器 件作为先进的逻辑集成电路，已成为集成电路发展的主流。
[0003] CMOS器件的综合性能受多种因素的影响，其中，阱区的质量和性能是这些影响因 素的其中之一。现有的CMOS器件的阱区主要通过高能离子注入形成，且离子注入时，经常 采用垂直注入的方式（即〇°倾斜角/0°扭转角）。然而，这种高能垂直注入的方式很容 易引起阱区不均衡的问题，使阱区中心的掺杂深度高于阱区外缘的掺杂深度。同时，因注入 (掺杂）离子具有较高能量，且通电使用的过程中会给予这些离子一定的热运动能力，使得 注入离子容易向衬底中扩散，超出预定的阱区区域。这就使得阱区底部容易出现隧穿效应， 产生漏电流，从而降低整个CMOS器件的使用性能。
【发明内容】
[0004] 本发明旨在提供一种CMOS器件及其形成方法，以解决现有技术中CMOS器件中阱 区结构易产生漏电流的问题。
[0005] 为了实现上述目的，根据本发明的一个方面，提供了一种CMOS器件，包括STI结构 和位于相邻STI结构之间的阱区结构，该阱区结构包括掺杂区和防扩散区，掺杂区设置在 衬底中，防扩散区设置在掺杂区与衬底的非掺杂区之间，将掺杂区和非掺杂区至少部分地 隔离开。
[0006] 进一步地，上述防扩散区位于阱区结构的底部。
[0007] 进一步地，上述防扩散区的厚度为丨(K50A。
[0008] 进一步地，上述防扩散区是通过向衬底中引入防扩散离子形成。
[0009] 进一步地，上述防扩散离子的半径大于衬底的原子的半径。
[0010] 进一步地，上述防扩散离子为惰性元素的离子。
[0011] 进一步地，上述防扩散离子为氩离子、氪离子或氙离子，优选为氙离子。
[0012] 进一步地，上述掺杂区是通过向衬底中掺杂N型元素或P型元素形成的。
[0013] 进一步地，上述N型元素为磷或砷，P型元素为硼或铟。
[0014] 根据本申请的另一方面，还提供了一种CMOS器件的形成方法，包括在相邻的STI结构之间形成阱区结构的步骤，该步骤包括：
[0015] 向衬底上相邻STI结构之间的区域与衬底的非掺杂区之间的至少部分区域引入 防扩散离子，形成将掺杂区和非掺杂区至少部分隔离的防扩散区；掺杂防扩散区上方的区 域，形成掺杂区，进而形成阱区结构。
[0016] 进一步地，形成防扩散区的步骤中，向衬底上欲形成阱区的区域的底部引入防扩 散离子，以形成防扩散区。
[0017] 进一步地，形成防扩散区的步骤包括：采用离子注入的方式，向衬底上欲形成阱区 的区域中与衬底相接触的部分边缘处注入防扩散离子，形成防扩散区。
[0018] 进一步地，采用离子注入的方法形成防扩散区时，防扩散离子的注入能量为 500 ~50000ev，注入剂量为 2X1012 ~1X1013cm2。
[0019] 进一步地，形成掺杂区的步骤中，采用离子注入的方式掺杂防扩散区上方的区域。
[0020] 进一步地，形成掺杂区的步骤中，采用垂直离子注入的方式掺杂形成掺杂区。
[0021] 应用本发明的CMOS器件及其形成方法，该CMOS器件中，在阱区结构的掺杂区的下 方增加了一层防扩散区。在后续的掺杂过程及器件的通电使用过程中，这层预先形成的防 扩散区能够阻碍掺杂离子的运动，防止掺杂离子由预定的阱区区域向衬底扩散移动。基于 掺杂离子由阱区向衬底的扩散移动受到限制，掺杂离子向衬底的泄漏量就会相应减少。而 在后期的使用过程中，较少的泄漏量就有利于避免阱区结构与衬底间、甚至是不同的阱区 结构间出现隧穿效应，进而减少CMOS器件中的漏电流，使器件具有较高的使用性能。
【附图说明】
[0022] 构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示 意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
[0023] 图1示出了本申请一种实施方式中CMOS器件阱区结构的结构示意图；
[0024] 图2示出了本申请一种实施方式中CMOS器件阱区结构的微观结构示意图；
[0025] 图3示出了本申请一种实施方式中形成CMOS器件时，在相邻的STI结构之间形成 阱区结构的方法的工艺流程示意图；
[0026] 图4至图6示出了一种实施方式中CMOS器件阱区结构的利记博彩app各步骤所形成 的基体剖面示意图；
[0027] 图4示出了形成有STI结构的衬底的剖面示意图；
[0028] 图5示出了在图4所示的衬底上形成防扩散区后的基体的剖面示意图；
[0029] 图6示出了在图5所示的防扩散区上方形成掺杂区后的基体的剖面示意图。
【具体实施方式】
[0030] 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相 互组合。下面将参考附图并结合实施例来详细说明本发明。
[0031] 需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根 据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式 也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于"包含"和/或"包 括"时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0032] 为了便于描述，在这里可以使用空间相对术语，如"在……之上"、"在……上方"、 "在……上表面"、"上面的"等，用来描述如在图中所示的一个器件或特征与其他器件或特 征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位 之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为"在其他器 件或构造上方"或"在其他器件或构造之上"的器件之后将被定位为"在其他器件或构造下 方"或"在其他器件或构造之下"。因而，示例性术语"在……上方"可以包括"在……上方" 和"在……下方"两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方 位），并且对这里所使用的空间相对描述作出相应解释。
[0033] 正如【背景技术】部分所介绍的，现有的CMOS器件的阱区中，掺杂离子易向衬底扩 散，使得阱区易存在隧穿效应，产生漏电流的问题。为解决这一问题，本申请申请人提供了 一种CMOS器件，包括STI结构110和位于相邻STI结构110之间的阱区结构，如图1所示， 阱区结构120包括掺杂区122和防扩散区121，掺杂区122设置在衬底100中，防扩散区121 设置在掺杂区122与衬底100的非掺杂区之间，将掺杂区122和非掺杂区至少部分地隔离 开。
[0034] 本申请上述阱区结构120中，在阱区结构120的掺杂区122的下方增加了一层防 扩散区121。在后续的掺杂过程及器件的通电使用过程中，即使掺杂区122中的掺杂离子因 电场的作用具备了一定的扩散活性，由于这层预先形成的防扩散区121中的防扩散离子占 据了衬底原子之间的空隙，也能够阻碍掺杂离子向下运动，从而有利于防止掺杂离子由阱 区结构120区域向衬底扩散移动。基于掺杂离子由阱区结构120向衬底100的扩散移动受 到限制，掺杂离子向衬底100的泄漏量就会相应减少。而在后期的使用过程中，较少的泄漏 量就有利于避免阱区结构120与衬底100间、甚至是不同的阱区结构120间出现隧穿效应， 进而减少CMOS器件中的漏电流，使器件具有较高的使用性能。
[0035] 本申请上述阱区结构120中，只要在阱区结构120中掺杂区122与衬底100的部 分相接处设置防扩散区122即能在一定程度上阻碍掺杂离子的扩散移动。一种优选的实施 方式中，出于简化工序和增加防扩散效果的考虑，上述防扩散区121位于阱区结构120的底 部。此处的"底部"是指阱区结构中沿垂直方向的最下方的区域。在整个阱区结构的底部 整体设