晶闸管随机存取内存的利记博彩app
【技术领域】
[0001]本发明系关于随机存取内存，且尤系关于晶闸管随机存取内存。
【背景技术】
[0002]在计算机内存中，易失性内存系统，例如随机存取内存(RAM)，被广泛用作为主要数据储存器的形式。易失性记忆装置快速进行读写操作，允许在记忆装置通电时快速存取暂存数据。装置在不通电时失去所储存的数据。当前，易失性记忆装置使用于范围广泛的应用，包括例如，行动电话、数字相机、个人计算机，以及不需要永久性数据储存器或想要有快速的数据操控时的其它应用。典型的易失性记忆装置，包括例如，静态RAM(SRAM)及动态RAM(DRAM)。易失性记忆装置广泛以嵌入式内存的形式实作。
[0003]近年来，已开发出各种类型的记忆单元(memory cell)、储存媒体以及程序化读取技术。例如，晶闸管随机存取内存(T-RAM)为新类型的DRAM内存，其系结合DRAM与SRAM的优势以达成高密度及高速。这种技术(其开发已知为负微分电阻之电气性质以及称作薄型电容親合晶闸管)系用来制作具有极高堆积密度(packing density)的记忆单元。T-RAM的其它优点包括但不限于:与现有逻辑工艺兼容的工艺，低工作电压(例如，约1.5V)，高开关电流比(IcinAciff rat1，例如，约10s)，快速读/写速度(例如，约I奈秒)以及良好的保存率(retent1n rate，例如，约10毫秒或大于256毫秒)。
[0004]另一方面，具有与T-RAM的现有设计及其现有制造方法相关联的问题及缺点。例如，在现有设计中，η型基极、硅化物区块及重掺杂P型基极都不是自我对齐。离子植入在硅化物区块形成后进行。形成绝缘体上覆硅(SOI)衬底的成本高。此外，仍需要较低的工作电压、较长的刷新时间及较小的单元面积(cell size)。
[0005]因此，亟须一种基于T-RAM之记忆装置的新设计及其制造方法以应付前述问题。
【发明内容】
[0006]具体实施例大体有关于记忆装置及其制造方法。在一具体实施例中，揭示一种装置。该装置包括有具第一极性类型之井区的衬底与基于晶闸管之记忆单元。该基于晶闸管之记忆单元包括:邻近该井区具第二极性类型之至少一第一区；设置于该衬底上用作第二字线的栅极；具该第一极性类型之至少一第一层，其系设置成邻近具该第二极性类型之该第一区且邻近该栅极；以及具该第二极性类型之至少一重掺杂第一层，其系设置于具该第一极性类型之该第一层上且邻近该栅极。至少具该第二极性类型之该重掺杂第一层与该栅极的侧面自我对齐。
[0007]在另一具体实施例中，揭示一种形成装置的方法。提供有具第一极性类型之井区的衬底。该方法包括:形成基于晶闸管之记忆单元。该基于晶闸管之记忆单元的形成系藉由:形成邻近该井区具第二极性类型之至少一第一区；形成栅极于该衬底上；形成具该第一极性类型之至少一第一层，其系邻近具该第二极性类型之该第一区且邻近该栅极；以及形成具该第二极性类型之至少一重掺杂第一层于具该第一极性类型之该第一层上且邻近该栅极。该栅极用作为第二字线，以及至少具该第二极性类型之该重掺杂第一层与该栅极的侧面自我对齐。
[0008]通过参考以下说明及附图可明白该等具体实施例以及描述于本文的其它优点及特征。此外，应了解，描述于本文之各种具体实施例的特征彼此都不互斥而且可存在于各种组合及排列中。
【附图说明】
[0009]附图中，类似的部件大体在各图中用相同的附图标记表示。再者，附图不一定按照比例绘制，反而大体以强调方式图标本揭示内容的原理。描述本揭示内容的各种具体实施例时会参考以下附图。
[0010]图1a及图1b的横截面图图标装置之各种具体实施例。
[0011]图2a及图2b的横截面图图标装置之各种具体实施例。
[0012]图3a及图3b的横截面图图标装置之各种具体实施例。
[0013]图4a至图4d的横截面图图标装置之其它各种具体实施例。
[0014]图5a至5j的横截面图根据本揭示内容之具体实施例图标用以形成装置的方法具体实施例。
[0015]图6a至6d的横截面图根据本揭示内容之另一具体实施例图标用以形成装置的方法具体实施例。
[0016]图7a至7h的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
[0017]图8a至8e的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
[0018]图9a至9h的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
[0019]图1Oa至1d的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
[0020]图1la至Ilf的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
[0021]图12a至12c的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
[0022]图13a至13e的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
[0023]图14a及图14b的横截面图根据本揭示内容之又一具体实施例图标用以形成装置的方法具体实施例。
【具体实施方式】
[0024]具体实施例大体有关于数种记忆装置及其制造方法。本揭示内容的记忆装置包括具有晶闸管结构的T-RAM，其中互补金属氧化物半导体(CMOS)加工至少用晶闸管结构之阳极部的自我对齐第一极性类型基极及自我对齐升高重掺杂第二极性类型射极层来建立或整合该晶闸管结构。为了图解说明，第一极性类型，例如，可称为η型，而第二极性类型，例如，可称为P型。不过，应了解，可做修改使得第一极性类型，例如，可称为P型，而第二极性类型，例如，可称为η型。相较于记忆装置的现有设计，本揭示内容的记忆装置提供许多新颖特征。首先，本揭示内容的记忆装置有小型化的尺寸。第二，本揭示内容的记忆装置有数个特征自我对齐。第三，本揭示内容的记忆装置在较低工作电压、较快读写操作及较好保存方面实现较好的效能。第四，可实现对称的每单元二位(two-bits-per-cell)结构。此外，根据本揭示内容制造记忆装置的方法与逻辑技术兼容。
[0025]图1a的横截面图根据本揭示内容之一具体实施例图标装置100。装置100，在一具体实施例中，包括2T-RAM结构或二位细胞结构。装置100包括用CMOS加工形成之特征建立或整合的第一及第二晶闸管结构。装置100包括衬底102。该衬底，例如，为半导体衬底，例如硅衬底。在一具体实施例中，该衬底为P型掺杂衬底。例如，该P型掺杂衬底为轻掺杂P型衬底。也可使用其它类型的半导体衬底。例如，也可使用诸如硅锗、镓或砷化镓之类的半导体衬底。
[0026]该衬底包括装置区。该装置区，例如，被隔离区(未图示)包围。该隔离区可用来使装置区与衬底上的其它装置区(未图标)隔开。该隔离区，例如，为浅沟槽隔离(STI)区。也可使用其它类型的隔离区。
[0027]具第一极性类型的井区104设置于衬底102中。井区104的掺杂物浓度，例如，可约为116Cm 3至10 18cm 3。也可使用其它适当的掺杂物浓度。在一具体实施例中，该第一极性类型为η型而第二极性类型为P型。在此情形下，井区104为η型井区或深η型井区(DNW)，以及衬底102为P型衬底。该装置包括具第二极性类型形成于衬底102中及覆盖井区104的第一区106a，具第二极性类型形成于衬底102中及覆盖井区104的第二区106b，以及设置于衬底102上且设置于具第二极性类型之第一及第二区106a/106b之间的栅极。具第二极性类型之第一及第二区106a/106b的的掺杂物浓度，例如，可约为116Cm 3至10 lscm 3。也可使用其它适当的掺杂物浓度。
[0028]在一具体实施例中，具第二极性类型之第一及第二区106a/106b包括能带工程建构(band-engineered ;BE)区。在一具体实施例中，具第二极性类型之第一及第二区106a/106b中之任一或两者包含硅锗(SiGe)、S1:C或锗BE区。也可使用其它适当类型的BE材料。在一具体实施例中，该BE区为外延BE层。
[0029]该栅极包括栅极电极114与栅极电介质116。间隔体118设置于栅极的第一及第二侧上。为了图解说明，该栅极为高k金属栅极。例如，栅极电极114可为金属栅极电极，例如氮化钽或氮化钛。至于栅极介电层116，它可为高k栅极电介质，例如氮化硅酸铪(HfS1N)、氮氧化硅(S1N)或二氧化铪(HfO2)。也可使用其它适当类型的栅极电极及栅极电介质材料。例如，栅极电极114可包含多晶娃，同时栅极电介质可包含二氧化娃。在一些具体实施例中，该栅极电介质更可包括功函数调谐层(work funct1n tuning layer)。例如，可提供用于η型装置的氧化镧(La2O3)，同时提供用于P型装置的氮化钛/铝/氮化钛，除了氮化硅酸铪及/或二氧化铪以外。也可使用有其它适当组构的栅极。
[0030]如前述，该装置为2T-RAM或每单元二位结构有用CMOS加工建立或整合的晶闸管结构。在一具体实施例中，该装置包括第一晶闸管结构，具有具第一极性类型之第一层108a设置于第二极性类型之第一区106a上且邻近栅极的第一侧。该第一晶闸管结构也包含第二极性类型之重掺杂第一层I 1a设置于具第一极性类型之第一层108a上且邻近栅极的第一侧。在一具体实施例中，该装置包含第二晶闸管结构，具有具第一极性类型之第二层108b设置于具第二极性类型之第二区106b上且邻近与栅极第一侧相反的栅极第二侧。该第二晶闸管结构也包含第二极性类型重掺杂第二层IlOb设置于具第一极性类型之第二层108b和邻近栅极的第二侧。具第二极性类型之重掺杂第一及第二层IlOa及IlOb的掺杂物浓度，例如，约为118Cm 3至10 20cm 3。具第一极性类型之第一及第二层108a及108b的掺杂物浓度，例如，约为117Cm 3至10 19Cm30也可使用其它适当的掺杂物浓度。
[0031]具第一极性类型之第一及第二层108a/108b用作为基极，同时具第二极性类型之重掺杂第一及第二层110a/110b用作为各个第一及第二晶闸管结构之阳极部的射极。第一极性类型之邻层与重掺杂第二极性类型层形成晶闸管结构之阳极部的p-n接面。此外，具第二极性类型之第一及第二区106a/106b也用作为基极，同时井区104也用作为各个第一及第二晶闸管结构之阴极部的射极。第二极性类型之邻层与井区形成晶闸管结构之阴极部的p-n接面。该井区也充当装置的第一字线，同时栅极114经组构成可充当装置的第二字线以及经由栅极电介质116而电容耦合至第二极性类型层106a/106b。
[0032]装置100更包括设置于第一及第二晶闸管结构及栅极上方的层间介电(ILD)层120。该ILD层，例如，包括氧化物层。也可使用其它适当类型的介电材料。硅化物接触件112可形成于ILD层120与具第二极性类型之重掺杂第一及第二层110a/110b之间。ILD层120包括耦合至第一晶闸管结构之第二极性类型重掺杂第一层IlOa的第一接触件开口。第一导电材料填入ILD层120的第一开口以形成第一接触件122a以及组构成耦合至装置100的第一位线。ILD层120也包含耦合至第二晶闸管结构之第二极性类型重掺杂第二层IlOb的第二接触件开口。第二导电材料填入ILD层120的第二开口以形成第二接触件122b以及耦合至装置100的第二位线。
[0033]如图1a所示，该栅极为凹陷式栅极(recessed gate)使得栅极有一部份朝井区104相对于水平平面垂直地延伸，以相对于水平平面而与具第二极性类型之第一及第二区106a/106b平行。此外，如上述，具第二极性类型之第一及第二区106a/106b包含能带工程建构(BE)区。这些特征有助于降低工作电压，改善读写速度，以及进一步改善记忆装置100的保存时间。
[0034]如图1a所示，装置100包含致能实现对称每单元二位设计的第一及第二晶闸管结构。该具体实施例，如图1a所示，在单一单元结构中包含两个不同位。此外，该装置也以自我对齐及小型化的第一极性类型层108a/108b和重掺杂第二极性类型层110a/110b为特征。这有助于改善差异(variat1n)以及实现较小的单元面积。例如，装置100的操作与习知T-RAM结构的操作类似。例如，T-RAM结构的操作由Gupta等人在2010IEEEInternat1nal的2010年电子组件会刊(IEDM)中之第12.1.1至12.1.4页描述于“32nmHigh-density High-speed T-RAM Embedded Memory Technology”，在此并入本文用于所有目的。
[0035]图1b的横截面图根据本揭示内容之另一具体实施例图示与图1a之记忆装置100不同的记忆装置150。由于记忆装置150的大部份组件与记忆装置100的对应组件相同或至少类似，为了简明扼要，以下说明集中在记忆装置150与记忆装置100的差异。
[0036]如图1b所示，记忆装置150的栅极没有跟记忆装置100的栅极一样地在衬底102的顶面下延伸。特别是，记忆装置150的栅极电极164及栅极电介质166不在衬底102的顶面下延伸以与具第二极性类型之第一及第二区106a/106b平行。
[0037]图2a的横截面图根据本揭示内容之一具体实施例图标装置200。装置200包含与图1a至Ib之装置类似的T-RAM。因此，不会详述类似特征。
[0038]请参考图2a，装置200包括形成于第二极性类型衬底202中的第一极性类型井区204，设置于井区204上面的第二极性类型区206，以及设置于衬底202上的栅极。该栅极包括栅极电极214与栅极电介质216。间隔体218设置于栅极的第一及第二侧上。
[0039]该装置包含晶闸管结构，它有第一极性类型层208以邻近栅极之第一侧的方式设置于第二极性类型区206上。该晶闸管结构也包含第二极性类型重掺杂层210以邻近栅极之第一侧的方式设置于具第一极性类型之第一层208上。
[0040]在一具体实施例中，第一极性类型层208用作为基