半导体装置及其制造方法
【技术领域】
[0001] 本发明涉及半导体装置及其制造方法。
【背景技术】
[0002] ESD(Electrostatic discharge，静电放电）是影响集成电路可靠性的一个主要因 素。ESD是一种电荷的快速中和过程。由于静电电压很高，ESD会给集成电路带来破坏性的 后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路同时 的设计于集成电路中，以防止集成电路因受到ESD而损坏。
[0003] 由于極控二极管（Gated Diode)与传统的 STI (Shallow Trench Isolation，浅沟 道隔离）二极管相比，速度更快、电阻更小、故障电流更高，因此，栅控二极管越来越多地被 用于ESD保护电路。
[0004] 现有技术中用于ESD保护电路的栅控二极管，通常采用如图1所示的长条纹型栅 控二极管，其中，W为长条纹型栅控二极管有源区条纹的长度，Lp、Lg、Ln分别为P+导电区 域1、栅极2和N+导电区域3的宽度。如图2所示，长条纹型栅控二极管的导通电流方向4 是由N+导电区域流向N+导电区域。
[0005] 现有技术中，为了获得足够的ESD保护能力，需要增大栅控二极管的尺寸，但是这 样会产生很大的寄生电容，进而明显地降低电路性能，尤其对于射频高速集成电路而言，这 种性能降低的更为明显。
[0006] 发明概述
[0007] 本发明的发明人发现上述现有技术中存在问题，并因此针对上述问题提出了新的 技术方案以至少部分减轻或解决至少部分上述问题。
[0008] 根据本发明的一个方面，提供一种制造半导体装置的方法，包括：提供衬底，并在 衬底中形成阱区；在阱区上形成至少一个第一栅极结构，其中第一栅极结构包括栅极绝缘 层以及形成在栅极绝缘层上的第一栅极，其中在阱区表面上所述第一栅极呈第一闭合图 形，从而限定处于第一闭合图形内的第一区域和第一闭合图形外的第二区域；在第一区域 内进行离子注入，以形成具有第一导电类型的区域；以及在第二区域内进行离子注入，以形 成具有第二导电类型的区域，其中第一导电类型和第二导电类型不同。
[0009] 在一个实施例中，所述方法还包括：在第一区域中形成隔离区域，所述隔离区域与 所述第一区域的边界间隔开。
[0010] 在一个实施例中，隔离区域的周长与第一区域的周长之比的范围为〇. 25至0. 75。
[0011] 在一个实施例中，所述方法还包括：在阱区上还形成与所述第一栅极结构间隔开 的第二栅极结构，所述第二栅极结构包括栅极绝缘层以及在栅极绝缘层上的第二栅极，在 阱区表面上所述第二栅极呈第二闭合图形并被所述第一区域所围绕，从而限定处于第二闭 合图形内的第三区域；以及在第三区域内进行离子注入，以形成具有第二导电类型的区域。
[0012] 在一个实施例中，所述方法还包括：在第三区域中形成隔离区域，所述隔离区域与 所述第三区域的边界间隔开。
[0013] 在一个实施例中，隔离区域的周长与第三区域的周长之比的范围为0. 25至0. 75。
[0014] 在一个实施例中，阱区为P型阱区；具有第一导电类型的区域为N+区域；具有第 二导电类型的区域为P+区域。
[0015] 在一个实施例中，第一栅极为多晶硅，各第一栅极之间的距离范围为0. 1-2 μ m。
[0016] 在一个实施例中，第一闭合图形的外侧轮廓和内侧轮廓、隔离区域的外侧轮廓相 应具有从下列中选择的一种形状：四边形、五边形、六边形、八边形、圆形、椭圆形。
[0017] 在一个实施例中，第二闭合图形的外侧轮廓和内侧轮廓与第一闭合图形的外侧轮 廓和内侧轮廓形状对应。
[0018] 根据本发明的另一方面，提供一种半导体装置，包括：衬底；位于衬底中的阱区； 位于阱区上的至少一个第一栅极结构，其中所述第一栅极结构包括栅极绝缘层以及形成在 栅极绝缘层上的第一栅极，其中在阱区表面上所述第一栅极呈第一闭合图形，从而限定处 于第一闭合图形内的第一区域和第一闭合图形外的第二区域，其中第一区域为具有第一导 电类型的区域，第二区域为具有第二导电类型的区域，第一导电类型和第二导电类型不同。
[0019] 在一个实施例中，所述半导体装置还包括：位于第一区域中的隔离区域，其中所述 隔离区域与所述第一区域的边界间隔开。
[0020] 在一个实施例中，隔离区域的周长与第一区域的周长之比的范围为0. 25至0. 75。
[0021] 在一个实施例中，所述半导体装置还包括：位于阱区上与所述第一栅极结构间隔 开的第二栅极结构，其中所述第二栅极结构包括栅极绝缘层以及在栅极绝缘层上的第二栅 极，在阱区表面上所述第二栅极呈第二闭合图形并被所述第一区域所围绕，从而限定处于 第二闭合图形内的第三区域，其中第三区域为具有第二导电类型的区域。
[0022] 在一个实施例中，所述半导体装置还包括：位于第三区域内的隔离区域，其中所述 隔离区域与所述第三区域的边界间隔开。
[0023] 在一个实施例中，隔离区域的周长与第三区域的周长之比的范围为0. 25至0. 75。
[0024] 在一个实施例中，阱区为P型阱区；具有第一导电类型的区域为N+区域；具有第 二导电类型的区域为P+区域。
[0025] 在一个实施例中，第一栅极为多晶硅，各第一栅极之间的距离范围为0. 1-2 μ m。
[0026] 在一个实施例中，第一闭合图形的外侧轮廓和内侧轮廓、隔离区域的外侧轮廓相 应具有从下列中选择的一种形状：四边形、五边形、六边形、八边形、圆形、椭圆形。
[0027] 在一个实施例中，第二闭合图形的外侧轮廓和内侧轮廓与第一闭合图形的外侧轮 廓和内侧轮廓形状对应。
[0028] 通过本发明所述方法制造的半导体装置，能够在保持与长条纹型栅控二极管相同 ESD保护能力的同时，降低寄生电容，从而提高了射频电路的电路性能。
[0029] 下面通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征 及其优点将会变得清楚。
【附图说明】
[0030] 构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解 释本发明的原理。
[0031 ] 根据下面参照附图的详细描述，可以更加清楚地理解本发明，在附图中：
[0032] 图1为常规长条纹型栅控二极管的俯视图。
[0033] 图2为常规长条纹型栅控二极管的电路连接示意图。
[0034] 图3为本发明制造半导体装置的方法的流程示意图。
[0035] 图4-图11示意性地示出了根据本发明第一实施例的半导体装置的制造过程的若 干阶段。
[0036] 图12-图13示意性地示出了根据本发明第二实施例的半导体装置的制造过程的 若干阶段。
[0037] 图14-图15示意性地示出了根据本发明第三实施例的半导体装置的制造过程的 若干阶段。
[0038] 图16-图17示意性地示出了根据本发明第四实施例的半导体装置的制造过程的 若干阶段。
[0039] 图18示意性地示出了根据本发明第五实施例的半导体装置的制造过程中导电区 域形成后有源区的俯视图。
[0040] 图19示意性地示出了根据本发明第六实施例的半导体装置的制造过程中导电区 域形成后有源区的俯视图。
[0041] 图20示意性地示出了根据本发明第七实施例的半导体装置的制造过程中导电区 域形成后有源区的俯视图。
[0042] 图21-22示意性地示出了根据本发明第八实施例的半导体装置的制造过程中导 电区域形成后有源区的俯视图。
【具体实施方式】
[0043] 现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体 说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解 为对本发明范围的限制。
[0044] 此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实 际的比例关系绘制。
[0045] 以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用 的任何限制。
[0046] 对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适 用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
[0047] 在这里示出和讨论的所有示例中，任何具体值都应被解释为仅仅是示例性的，而 不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
[0048] 应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个 附图中被定义，则在随后的附图的说明中将不需要对其进行进一步讨论。
[0049] 如图1所示，栅控二极管的导通电流能力由有电流通过的N+导电区域的外侧轮廓 长度（即导电长度）决定。而寄生电容5的大小由N+导电区域的底面积决定。对于ESD 保护电路而言，栅控二极管的导通电流能力越多越好，寄生电容越小越好。
[0050] 因此，为了研究如何在提高或保持栅控二极管的导通电流能力的同时降低寄生电 容，本发明定义了一个参数k，其中k =导电长度/底面积。所述参数k越大，栅控二极管的 ESD保护能力越好。
[0051 ] 因此，对于图1和图2所示长条纹型栅控二极管而言，所述导电长度为2W，N+导电 区域的底面积为WXLn。所以对于长条纹型栅控二极管而言，参数k为：
[0053] 因此，本发明尝试设计出一种新型的栅控二极管，使其参数k相比传统长条纹型 栅控二极管有所提高，这样就能提高栅控二极管的ESD保护能力。
[0054] 图3为根据本发明制造半导体装置的方法的流程示意图。所述方法包括：
[0055] 步骤301，提供衬底，并在衬底中形成阱区。
[0056] 优选的，所述阱区可以是P型阱区。
[0057]