具有延伸凹陷的间隔体和源极/漏极区域的晶体管架构及其制造方法
【专利说明】
【背景技术】
[0001]深亚微米工艺节点(例如，32nm及以上)中的集成电路(IC)设计涉及诸多艰巨的挑战，并且晶体管结构已面临特别的复杂状况，例如关于实现低功率性能的那些复杂状况。持续的工艺缩放将趋向于加剧此类问题。
【附图说明】
[0002]图1是根据实施例配置的集成电路(IC)的横截面侧视图。
[0003]图2是根据实施例的在蚀刻图1的IC之后的横截面侧视图。
[0004]图3是根据实施例的在进一步蚀刻图2的IC之后的横截面侧视图。
[0005]图4是根据实施例的在进一步蚀刻图3的IC之后的横截面侧视图。
[0006]图5是根据实施例的图4的IC在形成凹陷的间隔体之后的横截面侧视图。
[0007]图6是根据实施例的图5的IC在形成凹陷的源极/漏极(S/D)注入物之后的横截面侧视图。
[0008]图6’是图6的IC的横截面透视图。
[0009]图6”是沿图6’中的虚线A— A取得的横截面视图。
[0010]图7是根据实施例的图6的IC在提供层间电介质(ILD)填充物并且形成替代金属栅极(RMG)之后的横截面侧视图。
[0011]图8是根据实施例的图7的IC在形成S/D触点之后的横截面侧视图。
[0012]图8’是由图8中所包含的虚线椭圆圈起的部分的展开图。
[0013]图9是根据实施例配置的实际的例示性IC的横截面侧视图。
[0014]图10根据例示性实施例示出了借助使用所公开的技术形成的集成电路结构或装置实施的计算系统。
[0015]结合本文中所述的图，通过阅读以下【具体实施方式】将更好地理解本实施例的这些和其它特征。在这些图式中，可用相似编号表示在各种图中示出的每一相同或几乎相同组件。为清楚起见，并非每一组件都可标记在每个图式中。此外，如将了解，这些图未必按比例绘制或打算将所述实施例限于所示具体配置。例如，虽然一些图通常指示直线、直角和光滑表面，但所公开的技术的实际实施方案可具有不够完美的直线、直角等，并且一些特征可具有表面拓扑结构或以其它方式不光滑，在给出制作工艺的现实世界限制的情况下。简言之，仅提供这些图以显示例示性结构。
【具体实施方式】
[0016]公开了用于形成具有延伸凹陷的间隔体和源极/漏极(S/D)区域的晶体管架构的技术。在一些实施例中，可(例如)在基于鳍状物的场效应晶体管(finFET)的鳍状物的顶部中形成凹部，以使得该凹部允许在该finFET中形成相邻于栅极叠置体的延伸凹陷的间隔体和S/D区域。在一些情况下，此配置在该鳍状物的顶部中提供较高电阻路径，此因此可帮助最小化或以其它方式减小该finFET中的栅致漏极泄漏(GIDL)。在一些实施例中，可提供对GIDL的起始的精确调整。在一些情况下，如本文中所述配置的晶体管架构可展示结漏(Lb)的减小，而同时呈现阈值电压(Vt)的增加。在一些实施例中，所公开的技术可借助平面和非平面基于鳍状物的架构实施并且可用于标准金属氧化物半导体(MOS)和互补MOS(CMOS)工艺流程中。根据此公开内容将显而易见诸多配置和变型。
[0017]总体概沐
[0018]如先前所指出的，在深亚微米工艺节点(例如，32nm及以上)中存在诸多可由晶体管引起的困难的问题，这些问题使实现低功率性能的能力复杂化。例如，一个困难的问题是关于如下事实:金属氧化物半导体场效应晶体管(MOSFET)通常经历数种不同类型的电流泄漏(包含栅漏、关断状态(或亚阈值)电流泄漏和结漏)，这些电流泄漏中的每一者可消极地影响实现低功率晶体管性能的能力。在这些各种类型的泄漏中，结漏是一个主要泄漏分量，并且栅致漏极泄漏(GIDL)是主要结漏形式，在基于鳍状物的场效应晶体管(finFET)架构的背景中特别如此。
[0019]用以解决结漏问题的传统方法包含结分级、共同注入优化和氧化物厚度控制，但每一解决方法因增加亚阈值(关断状态)泄漏而具有显著负面后果。增加氧化物厚度以降低栅漏以短通道控制的损失为代价出现。可提供较宽栅极长度以降低关断状态/亚阈值电流泄漏，但不受控制的横向缩放通常需要关断状态/亚阈值电流通过阈值电压(Vt)减小。充分增加^并且补偿因氧化物厚度(针对栅漏)和亚阈值电流(因较短栅极长度)的增加而导致的短通道控制的损失所需的高晕环注入剂量通常在晶体管的源极/漏极(S/D)和本体之间形成清晰的掺杂分布剖面。在一些情况下，可通过修改本体/通道和S/D区域之间的掺杂分布剖面来减轻结漏，并且可增加Vt以控制短通道效应(例如，特别是在其中短栅极长度产生高关断状态电流的缩放技术中、在低功率装置中)。然而，如与平面架构相比，finFET针对给定晕环注入剂量通常呈现对Vt控制的减小的敏感度，因此需要较高注入以增加晶体管^，此又加剧此晶体管架构的结漏性能问题。另一困难的问题涉及如下事实:缩放到较高性能的工艺技术通常以泄漏为代价实现。特定来说，较短栅极长度需要更多晕环注入配量来控制短通道行为(关断状态电流)，并且由此结漏增加，从而妨碍实现低功率性能的能力。
[0020]因此，根据本公开内容的实施例，公开了用于形成具有延伸凹陷的间隔体和源极/漏极(S/D)区域的晶体管架构的技术。在一些实施例中，所公开的技术可(例如)用于接近栅极叠置体、在这些S/D区域中、在基于鳍状物的场效应晶体管(finFET)的鳍状物的顶部中形成凹部。同样，此凹部可允许在该finFET中形成延伸凹陷的间隔体和S/D区域。在一些情况下，此配置在该鳍状物的顶部中提供较高电阻路径(例如，其中GIDL电流通常最主要)，这因此可帮助最小化或以其它方式减小该finFET中的GIDL。
[0021]一般来说，晶体管中的结漏通常在Vt增加时增加。然而，在一些实施例中，通过相邻于该栅极叠置体在该间隔体和S/D区域处在该鳍状物的顶部中引入凹部，该晶体管的Vt可在结漏无任何增加(或具有原本微不足道的增加)的情况下增加。在一些情况下，如本文中所述配置的晶体管架构可展示对本体(Lb)的泄漏的减小(例如，结漏的减小)，而同时呈现增加。例如，在具有硅(Si)鳍状物的finFET的例示性情况中，可实现十倍或更大结漏减小，而同时提供在约10mV(例如，±25% )的范围内的Vt增加，如与现有架构相比。如根据本公开内容将理解的，根据其它实施例，所公开的技术可用于提供其它范围和子范围的Lb和V τ改进，如针对给定目标应用或最终用途所期望的。
[0022]在一些实施例中，所公开的技术可用于实现对finFET架构中的GIDL的起始的精确调整，这可帮助减小此finFET的结漏。同样，在一些实施例中，如与常规装置相比，可在不改变栅极长度的情况下降低结漏和关断状态电流，此又可为本文中所公开的技术和架构提供缩放优点(例如，如与现有方法相比)。一般来说，根据一些实施例，主要(例如)在finFET架构(诸如例如三栅极和/或其它三维/非平面晶体管架构)的背景中论述本文中所公开的技术。然而，应当注意，所公开的技术并不如此仅限于关于finFET架构的实施方案。例如，在一些其它实施例中，所公开的技术可用于最小化或以其它方式减小平面晶体管架构中的结漏。在更一般意义上来说，根据一个或多个实施例，所公开的技术可(例如)用于任何标准和/或自定义金属氧化物半导体(MOS)或互补MOS(CMOS)工艺流程中。
[0023]在一些实施例中，所公开的技术可用于提供低功率晶体管架构。在一些情况下，此类架构可用于多种多样的应用中的任一应用(例如片上系统(SoC)应用)中、嵌入式段中和/或功率敏感电子装置(例如移动电话、平板计算机、笔记本计算机和其它便携式计算装置)中。在更一般意义上来说，所公开的技术和架构可用于可能得益于低功率晶体管结构的使用的任一应用中。根据此公开内容将显而易见众多合适的用途和应用。同样，根据实施例，可(例如)由具有包含如本文中所述配置的延伸凹陷的S/D区域的晶体管架构的给定IC或其它装置的视觉检测或其它检查(例如，显微镜等)来检测所公开的技术的使用。
[0024]方法和架构
[0025]图1-8根据实施例示出了集成电路(IC)制作工艺流程。图1-8中示出的这些视图中的每一视图沿实质上正交于栅极(例如，O⑶切口)的横截面取得。现转向这些图，该工艺流程如在图1那样开始，图1是根据实施例配置的IC 100的横截面侧视图。如图可见，IC100包含衬底110。衬底110可具有适于(例如)充当可在其上构建半导体装置(例如，晶体管)的基础的任何配置和厚度。在一些情况下，衬底110可被配置为鳍状物(例如，基于鳍状物的场效应晶体管或finFET架构的鳍状物)。同样，衬底110可包括多种多样的材料中的任一材料，这些材料包含:硅(Si);锗(Ge) ;II1-V材料和/或适于形成IC 100的所期望半导电通道的任一其它导电材料，如根据本公开内容将显而易见。此外，衬底110可使用多种多样的工艺中的任一工艺形成，这些工艺包含:晶体生长；化学气相沉积(CVD);外延；原子层沉积(ALD)和/或它们的任意组合。用于形成衬底110的其它合适配置、材料和技术将取决于给定应用并且根据此公开内容将显而易见。
[0026]同样，如图1所示出的，在衬底110上方提供虚设栅极氧化物(DGO)层120。DGO层120可具有任何所期望配置和厚度，并且在一些情况下，可提供在衬底110上方作为实质上保形层。为此，DGO层120可使用多种工艺中的任一种工艺形成，这些工艺包含:热生长；原子层沉积(ALD);化学气相沉积(CVD)和/或它们的任意组合。同样，在一些实施例中，DGO层120可包括(例如)氧化物，例如二氧化娃(Si02)和/或氧化铝(A1203)。然而，DGO层120在材料成分上并不如此受限，如在更一般意义上来说，DGO层120可以是为给定目标应用或最终用途提供所期望电隔离量的任一绝缘体材料，如根据本公开内容将显而易见的。如下文参考图3和图7所述，并且根据一些实施例，DGO层120还可充当牺牲层，并且在一些情况下可用作蚀刻停止层(例如，