制造半导体器件的方法
【技术领域】
[0001]本申请涉及半导体领域，更具体地，涉及一种包括包括鳍的半导体器件的制造方法。
【背景技术】
[0002]随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括:体半导体衬底101 ;在衬底101上由衬底101的一部分形成的鳍102 ;与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104 ;以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。
[0003]在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。例如，可以通过在鳍102的顶壁与栅电极103之间设置电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。
[0004]但是，在图1所示的FinFET中，鳍102形成于体衬底上，从而易于出现从源/漏区到衬底本体的泄漏。在SOI (绝缘体上半导体)衬底上形成FinFET，可以解决这种泄漏问题。但是，SOI衬底的制造成本较高，且制造工艺复杂。
【发明内容】
[0005]本公开的目的部分地在于提供一种制造半导体器件的方法，以至少克服上述问题。
[0006]根据本公开的一个方面，提供了一种制造半导体器件的方法，包括:在体半导体衬底的第一侧上形成鳍；在衬底的第一侧上形成隔离层；在隔离层上形成与鳍相交的栅堆叠；在衬底的第一侧上形成继续前端工艺及后端工艺；从衬底的与第一侧相对的第二侧，减薄衬底；进行氧化，使得鳍埋入隔离层中的至少一部分以及隔离层之下的衬底转变为绝缘的氧化物；以及在氧化后的衬底的第二侧上形成支撑衬底。
[0007]根据本公开的实施例，通过在半导体器件的前端工艺(FEOL)和后端工艺(BEOL)之后，将体衬底减薄并实施氧化，然后再形成支撑衬底，来形成SOI结构。这种SOI结构易于制造，从而成本较低。
【附图说明】
[0008]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0009]图1示出根据相关技术的示例FinFET ；
[0010]图2 (a) ,2(b) ,3(a) ,3(b) ,4(a) ,4(b) ,5(a)和 5 (b)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意图，其中图2(a)、3(a)、4(a)、5(a)是透视图，图2(b),3(b),4(b),5(b)是沿 AA'线的截面图。
【具体实施方式】
[0011]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0012]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0013]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0014]图2 (a) ,2(b) ,3(a) ,3(b) ,4(a) ,4(b) ,5(a)和 5 (b)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意图。
[0015]如图2(a)和2(b)所示，提供衬底201。衬底201可以包括体半导体衬底，包括各种合适的半导体材料如 S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs> InP、GaN> SiC、InGaAs> InSb、InGaSb等。为方便说明，以下以体硅衬底以及硅系材料为例进行描述。
[0016]在衬底201上，形成鳍202。在图2 (a)和2 (b)的示例中，鳍202被示出为与衬底201—体，由衬底201的一部分(例如，通过对衬底201进行构图)形成。但是，本公开不限于此。例如，鳍202可通过在衬底201上外延的另外半导体层形成。另外需要指出的是，鳍202的数目可以更多，其布局根据器件设计而定。在本公开中，表述“在衬底上形成鳍”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一个或多个鳍。
[0017]另外，在衬底201上可以形成隔离层205。例如，隔离层205可以通过在衬底201上淀积氧化物(例如，氧化硅)然后回蚀来形成。在回蚀之前，可以进行平坦化处理如化学机械抛光(CMP)。隔离层的厚度可以与鳍的厚度相近。
[0018]在隔离层205上，可以形成有与鳍202相交的栅堆叠。栅堆叠可以包括栅介质层204和栅导体层203。例如，栅介质层204可以包括高K栅介质如HfO2、HfS1, HfS1N,HfTaO, HfT1, HfZrO, A1203、La203、ZrO2, LaAlO中任一种或其组合；栅导体层203可以包括金属栅导体如T1、Co、N1、Al、W或其合金或金属氮化物等。另外，栅介质层204还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)。在栅介质层204和栅导体203之间，还可以形成功函数调节层(图中未示出)。这种栅堆叠可以通过前栅工艺或后栅工艺形成。
[0019]可以按照各种合适的方式，来完成前端工艺(例如，晕圈注入、延伸区注入、栅侧墙形成、源/漏注入等)，以完成器件(该示例中，FinFET)。在此，不对这些工艺进行详细描述。
[0020]在完成前端工艺后，可以按照各种合适的方式，来进行后端工艺。例如，可以在衬底上制作金属化叠层。金属化叠层可以包括在衬底上形成的层间介电层206，以及在层间介电层206中形成的接触部207等。在图2(a)和2 (b)的示例中，仅示出了一层层间介电层206，且仅示出了与栅导体层203电连接的接触部207 (为方便起见，透视图中没有示出接触部)。但是，本领域技术人员应理解，可以存在更多的层间介电层206以及其他接触部(例如，源/漏区的接触部)。此外，还可以在顶部形成钝化层，以保护衬底中形成的器件和各种接触部。
[0021]在如上所述完成前端工艺和后端工艺之后，如图3(a)和3(b)所示，可以从衬底201的背侧，减薄衬底201。例如，可以通过化学机械抛光(CMP)或其他方法来实施减薄。根据一示例，减薄后的衬底20Γ在隔离层205下方的厚度H为约50 μ m。在进行减薄处理时，通过后端工艺形成的金属化叠层等可以用作支撑。
[0022]接下来，如图4 (a)和4 (b)所示，可以进行氧化处理，以将鳍202埋入隔离层205中的至少一部分以及隔离层之下的衬底转变为绝缘的氧化物(例如，氧化硅)。在图4(a)和4 (b)的示例中，鳍202埋入隔离层205中的部分与衬底一体，因此它们转变后的氧化物统一示出为201"。当然，如上所述，鳍202也可以是衬底上另外形成的半导体层。另外，在图4(a)和4(b)的示例中，鳍202埋入隔离层205中的部分被完全转变为氧化物。为此，可以对氧化处理进行控制，比如氧化可以通过DPN方法或采用臭氧进行化学氧化的方法。当然，为降低对氧化处理控制的要求，鳍202埋入隔离层205中的部分可以部分地(而非完全)转变为氧化物。
[0023]例如，这样的氧化处理也可以通过从衬底的背侧通入氧气，进行热氧化来进行。或者，可以从衬底的背侧注入氧离子，在注入时，控制氧离子的注入深度。
[0024]然后，如图5(a)和5(b)所示，可以在氧化后的衬底201 "的背侧形成支撑衬底208。支撑衬底208例如可以包括淀积的半导体膜(例如，多晶硅膜)或导电材料膜(例如，金属膜)。
[0025]这样，就形成的一种SOI结构。具体地，隔离层205和氧化后的衬底201"相当于埋入绝缘层，而鳍202相当于SOI层。因此，这种结构可以实现SOI衬底的优点，例如降低泄漏。另外，相比于常规的SOI衬底，该SOI结构易于制造，且衬底较低。
[0026]另外，该结构还可以与贯穿硅通孔(TSV)相结合，以实现衬底之间芯片的三维集成。
[0027]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0028]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【主权项】
1.一种制造半导体器件的方法，包括: 在体半导体衬底的第一侧上形成鳍； 在衬底的第一侧上形成隔离层； 在隔离层上形成与鳍相交的栅堆叠； 在衬底的第一侧上继续前端工艺及后端工艺； 从衬底的与第一侧相对的第二侧，减薄衬底； 进行氧化，使得鳍埋入隔离层中的至少一部分以及隔离层之下的衬底转变为绝缘的氧化物；以及 在氧化后的衬底的第二侧上形成支撑衬底。
2.根据权利要求1所述的方法,其中，形成支撑衬底包括: 在氧化后的衬底的第二侧上淀积半导体膜或导电材料膜。
3.根据权利要求1所述的方法，其中，在氧化操作中，鳍埋入隔离层中的所有部分被氧化，而鳍未被隔离层围绕的部分未被氧化。
4.根据权利要求1所述的方法，其中，在减薄操作中，减薄后衬底位于隔离层之下的厚度为约50 μ m。
5.根据权利要求1所述的方法，其中，通过化学机械抛光进行减薄。
【专利摘要】提供了一种制造半导体器件的方法。该方法可以包括：在体半导体衬底的第一侧上形成鳍；在衬底的第一侧上形成隔离层；在隔离层上形成与鳍相交的栅堆叠；在衬底的第一侧上继续前端工艺及后端工艺；从衬底的与第一侧相对的第二侧，减薄衬底；进行氧化，使得鳍埋入隔离层中的至少一部分以及隔离层之下的衬底转变为绝缘的氧化物；以及在氧化后的衬底的第二侧上形成支撑衬底。
【IPC分类】H01L21-336
【公开号】CN104779163
【申请号】CN201410017352
【发明人】钟汇才, 罗军
【申请人】中国科学院微电子研究所
【公开日】2015年7月15日
【申请日】2014年1月15日