半导体装置及其形成方法
【技术领域】
[0001] 本发明是有关于一种半导体装置的形成方法，且特别是有关于一种在半导体装置 的制造过程中抑制惨杂物扩散（dopantdifTusion)的方法。
【背景技术】
[0002] 在半导装装置的制造过程中，杂质（impurity)可需要被惨杂至半导体层的一些 区域中，W改变该区域的导电性。此惨杂区域的参数，例如是惨杂区域的边界化oundary)， 可影响所制造的半导体装置的特性。然而，由于惨杂杂质的扩散，造成难W控制最终的惨杂 轮廓（profile),致使难W控制惨杂区域的边界。
[0003] 举例来说，在制造金属半导体（metalonsemicon化ctor,M0巧晶体管在衬底上 时，如制造P型M0S(P-M0巧晶体管在娃衬底上时，杂质需被惨杂至该衬底中的一栅极结构 的两侧的区域，W形成源/漏极区域。源/漏极区域的轮廓可影响M0S晶体管的电流-电 压（I-V)特性，从而影响M0S晶体管的崩溃电压化reakdownvoltage)。
【发明内容】
[0004] 依据本发明，提出一种形成半导体装置的方法。此方法包括：形成一栅极结构在 一衬底上；使用该栅极结构为一掩模（mask)执行第一惨杂离子（dopantion)的一轻惨杂 漏极（Li曲tlyDopedDrain,L孤）注入（implantation)至该衬底中，W在该衬底中形成 轻惨杂漏极区域；在该轻惨杂漏极注入后，使用该栅极结构为一掩模执行一前非晶化注入 (pre-amo巧hizationimplantation,PAI)至该衬底中，W非晶化至少一部分的该些轻惨杂 漏极区域；W及在该前非晶化注入后，使用该栅极结构为一掩模执行第二惨杂离子的一高 惨杂注入（hi曲-dopingimplantation)至该衬底中，W形成与该些轻惨杂漏极区域至少部 分重叠（overlap)的高惨杂区域。
[0005]另依据本发明，提出一种半导体装置。半导体装置包括；一衬底，包含一第一元件； 一栅极结构，形成在该衬底上；W及一源极区域及一漏极区域形成在该衬底中，并位于该栅 极结构的侧边，该源极及该漏极区域包含一惨杂物（dopant)，该惨杂物含有与该第一元件 不同的一第二元件，且该第一及该第二元件是来自周期表中相同的一族（group)。
[0006] 与本发明有关的特征及优点将举列在随后的部分说明内容，而部分是从说明内容 看来是显而易见的，或可通过本发明的实作而被学习。此种特征及优点将通过附加的权利 要求范围所特别指出的元件及组合的方式而被实现并获得。
[0007] 需被了解的是上述的上位说明与随后的细部说明是仅为范例性及解释性的，而并 不限制本发明，在此声明。
[0008] 为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下：
【附图说明】
[0009] 图lA-图IH绘示依照一范例性实施例的形成半导体装置的方法。
[0010] 图2绘示前非晶化（pre-amor地ization)在惨杂离子的分布的效果。
[0011] 图3A-图3B分别绘示使用传统方法制造的装置中与使用依照一范例性实施例的 方法制造的装置中的二维惨杂物分布。
[0012] 图3C绘示沿图3A及图3B的切割线段在装置中的一维惨杂物分布。
[0013] 图4绘示电流-电压曲线针对使用传统方法制造的装置及用于使用依照一范例性 实施例的方法制造的装置。
[0014]【符号说明】
[0015] 102;衬底
[001引 104;栅极结构[0017] 106;惨杂贸子
[001引 108;轻惨杂漏极区域 [001引 110;栅极间隔物
[0020] 112;离子
[0021] 113;非晶态区域
[0022] 114;离子
[002引 116;高惨杂区域
【具体实施方式】
[0024] 依据本发明的实施例包含在半导体装置的制造过程中抑制惨杂物扩散的方法。
[0025] 于后，依据本发明的实施例将参照图式而被说明。若可能，相同的参考数字会在各 图式中被使用来代表相同或相仿的部件。
[0026] 图1A-图1G示意地绘示依据本发明实施例的M0S晶体管范例性制造方法。在图 1A-图1G所示的范例性制造方法的说明中，是WP-M0S晶体管为例作讨论。注意相仿的过 程可被应用至其它半导体装置，如n型M0S晶体管。
[0027] 如图1A所不，栅极结构104是形成在衬底102上。衬底102例如是n型娃衬底。依 据被制造的晶体管的型式，栅极结构104可包含不同的层，例如是栅极隔离（insulating) 层与控制栅极电极，或可包含额外的层，例如通道（tunneling)层或浮动（floating)栅极 电极。
[0028] 如图1B所示，轻惨杂漏极（Li曲tlyDopedDrain,L孤）注入（implantation)是 通过使用栅极结构104为掩模（mask)注入惨杂离子106至衬底102中而被执行。由于栅 极结构104阻隔部分的惨杂离子106,轻惨杂漏极区域108是形成在衬底102中并位于栅极 结构104的侧边，如图1C所示。
[0029] 如图1B所示的轻惨杂漏极注入可包含注入P型惨杂离子至衬底102中。于一些 实施例中，惨杂离子106包含第H族佑roup-III)离子，如测化oron，B)离子。B离子可被 注入在约lE13cnT2至约lE14cnT2的剂量（dose)，W及约lOKeV至约30KeV的注入能量。
[0030]请参照图1D，栅极间隔物（spacer) 110是形成在栅极结构104的侧壁 (sidewall)。栅极间隔物110包含隔离材料，如氮化娃（siliconnitride)。栅极间隔物 110可例如是通过沉积一隔离层在衬底102的整个平面上并伴随一回刻蚀（etchback)而 被形成。
[00；31]请参照图 1E,前非晶化注入（pre-amo;rphizationimplantation,PA]；)是通过使 用包含栅极结构104与栅极间隔物110的结构为一掩模注入离子112至衬底102中而被执 行。如具有通常知识者所知悉者，「前非晶化注入」在半导体制造过程中代表在杂质惨杂步 骤前所执行的注入，如用于形成场效（field-effect)晶体管的源/漏极区域的重化eavy) 惨杂步骤，而此种注入「非晶化」部分接受前非晶化注入的半导体装置。如图IF所示，前非 晶化注入非晶化部分的衬底102,生成非晶态（amor地OUS)区域113在包含栅极结构104与 栅极间隔物110的结构的侧边。
[0032]前非晶化注入有助于降低惨杂物的通道效应（channelingeffect)，其表示一种 效应其中惨杂杂质（在前非晶化注入后接续的惨杂步骤所惨杂的杂质，稍后说明）穿越 (channel)衬底的晶格（CTystallattice)结构的空间而抵达比所需的深度更远之处。前 非晶化注入通过非晶化衬底102而降低后续惨杂杂质可穿越的衬底102的晶格结构的空 间，从而降低惨杂物的通道效应。如此，后续惨杂杂质的惨杂深度会降低，而其惨杂轮廓可 被较佳地受到控制。再者，通过在杂质惨杂步骤前执行前非晶化注入，过度的点缺陷（point defects)及过度的间隙（interstitial),即末端损伤（end-of-range,E0R)缺陷，可被 降低。如此，后续惨杂的杂质较不可能形成惨杂物-间隙对（paring)与惨杂物-间隙群 (cluster)，例如是测作为后续惨杂步骤中的惨杂物时的测-间隙对与测-间隙群。如此， 后续惨杂杂物的瞬时（transient)增强扩散会被抑制，而更多的惨杂杂质可被活化。如此， 惨杂物活性可被改善，而较低的片电阻（sheetresistance,Rs)可被达到。
[0033] 依据本发明实施例，用于前非晶化注入的条件可被控制W控制非晶态区域113的 深度（亦可表示为非晶化深度，即衬底102表面至非晶态区域113的底部的距离）。一般来 说，较大的非晶化深度导致较少的过度点缺陷、较少的过度间隙，即E0R缺陷、更多的惨杂 物惨杂可被活化、W及降低TED(TransientEnhancedDiffusion)。在一些实施例中，非晶 化深度是被控制为约300A至约I000A，其是大于后述的高惨杂区域的深度。
[0034] 依据本发明的实施例，离子112可为与衬底102主要包含的元件在周期表中相同 一族的离子。在一些实施例中，衬底102包含娃衬底，故离子112可为第四族佑roup-IV)， 如碳（carbon,C)或错（Germanium,Ge)。举例来说，C离子可被注入在约lElScnT2至约 5E15cnr2的剂量，W及约lOKeV至约50KeV的注入能量。选择性地，Ge离子可被注入在约 lElScnT2至约祀15cm-2的剂量，W及约lOKeV至约50KeV的注入能量。
[00巧]前非晶化注入可在室温被执行，即约2rc，或在低于室温的温度。举例来说，前非 晶化注入可在约o°c的低温至约-locrc的环境温度被执行。在低温的注入亦可被称之为低 温注入（ciTogenicimplantation)。低温有助于降低动态退火效应（dynamicannealing effect),并降低所需用于非晶化衬底的晶格的口限剂量。如此