包括改善的外延形貌的finfet的利记博彩app
【技术领域】
[0001]本发明涉及半导体器件，更具体地说，涉及包括平滑外延形貌的半导体器件。
【背景技术】
[0002]半导体制造工艺利用外延生长材料(即，epi)，例如，掺有磷的硅(S1:P)或硅锗(SiGe)，以使在半导体衬底上形成的半导体鳍(fin)的源极/漏极区合并(merge)。在常规外延生长工艺期间，印i在半导体鳍的侧壁上形成为小平面(facet)，并且可以根据生长方向以不同的且不均匀的速率继续生长。epi的不均匀生长速率导致粗糙(即，波纹形)外延形貌。然而，该粗糙的外延形貌可影响扩散接触(CA)岸面区(landing reg1n)并可增大CA与多晶硅(PC)控制栅极之间的边缘电容。
【发明内容】
[0003]根据至少一个实施例，一种半导体器件包括半导体衬底，该半导体衬底具有形成于其上表面上的多个半导体鳍。外延材料被形成在所述半导体衬底的上表面上以及所述半导体鳍的外表面上。所述外延材料包括上表面，所述上表面具有接触所述半导体鳍的下部区域和形成于所述下部区域上方的上部区域。所述上部区域与所述半导体鳍的上表面平行地延伸。
[0004]一种制造半导体器件的方法包括在半导体衬底的上表面上形成多个半导体鳍。该方法还包括在所述半导体衬底的上表面上以及所述半导体鳍的外表面上生长外延材料。所述外延材料包括epi上表面，所述上表面具有接触所述半导体鳍的下部区域和形成于所述下部区域上方的上部区域。所述下部区域和所述上述区域在其间限定第一高度差。该方法还包括使所述上部区域凹陷以限定小于所述第一高度差的第二高度差，从而提高所述epi上表面的平滑度。
[0005]通过本发明的技术实现其他的特征。其他实施例在本文中被详细描述，并且被视为所要求保护的发明的一部分。为了更好地理解本发明的特征，参考说明书以及附图。
【附图说明】
[0006]在本说明书的结尾处的权利要求书中具体指出并确切地要求保护被视为本说明书的主题。从以下结合附图进行的详细描述，上述特征是明显的，在附图中:
[0007]图1示例出包括覆盖在形成于半导体衬底上的多个半导体鳍周围的栅极叠层的半导体器件的第一取向；
[0008]图2示例出在半导体鳍和半导体衬底的表面上生长外延材料以使鳍的源极/漏极区合并在一起之后的图1的半导体器件；
[0009]图3是示例出根据第二取向的图2的半导体器件的、沿着A-A’线截取的横截面图，示出了外延材料的有波纹的(corrugated)上表面；
[0010]图4示例出在沉积光学平面化层之后根据第一取向的图2-3的半导体器件，该光学平面化层覆盖外延材料的上表面；
[0011]图5示例出根据第二取向的图4的半导体器件；
[0012]图6示例出在使光学平面化层部分凹陷以暴露外延材料的上部区域之后根据第一取向的图4-5的半导体器件；
[0013]图7示例出根据第二取向的图6的半导体器件；
[0014]图8示例出在使外延材料的上部区域凹陷以与光学平面化层的剩余部分齐平的蚀刻工艺之后根据第一取向的图6-7的半导体器件；
[0015]图9示例出根据第二取向的图8的半导体器件；
[0016]图10示例出在从外延材料去除光学平面化层的剩余部分之后根据第一取向的图8-9的半导体器件；
[0017]图11示例出根据第二取向的图10的半导体器件，示出了具有减小的高度和提高的平坦度的外延材料的上部区域；
[0018]图12示例出在经历退火处理时根据第一取向的图10-11的半导体器件；
[0019]图13示例出在使得外延材料的上部区域的平滑度提高的退火处理之后根据第一取向的图12的半导体器件；
[0020]图14示例出根据第二取向的图13的半导体器件；以及
[0021]图15是示例出根据示例性实施例制造半导体器件的方法的流程图。
【具体实施方式】
[0022]现在参考图1，半导体器件100被总体示出。半导体器件100包括在半导体衬底104上形成的一个或多个半导体鳍102，如本领域普通技术人员所理解的。半导体鳍102和/或半导体衬底104可以由各种材料形成，这些材料包括例如硅(Si)。虽然示例出体(bulk)半导体衬底104，但应理解，半导体衬底104可以被形成为绝缘体上半导体(SOI)衬底，如本领域普通技术人员所理解的。
[0023]半导体器件100还包括形成在半导体鳍102上的栅极叠层106。半导体鳍102的源极/漏极区108因此被限定在半导体鳍102上且在栅极叠层106的相反两侧。栅极叠层106可以包括栅极元件110和在栅极元件110的外表面上形成的间隔物(spacer) 112。栅极叠层106可以由例如多晶硅(PC)形成。间隔物112可以由包括但不限于氮化硅(SiN)的各种材料形成。
[0024]参考图2和图3，在半导体鳍102的外表面上以及衬底的位于半导体鳍102之间的区域上生长外延材料(印i) 114。印i 114使半导体鳍102的源极/漏极区108合并在一起。可以使用生长印i 114的各种方法，如本领域普通技术人员所理解的。印i 114可以包括例如掺有磷的硅(S1:P)以及硅锗(SiGe)。
[0025]epi 114包括具有波纹(即，粗糙)形貌的上表面。该波纹形貌可以包括沿着半导体器件100的宽度(即，在与栅极叠层的长度垂直的方向上)延伸的一系列峰区116和谷区118。高度差(Aepil)由一个或多个谷区118与一个或多个峰区116之间的距离限定，如图3所示例的。根据示例性实施例，Aepil的范围可以为例如约15纳米(nm)到约20nm。
[0026]转向图4和5，光学平面化层(0PL)120被沉积在印i 114的上表面上并覆盖栅极叠层106。根据至少一个示例性实施例，OPL 120可以被用于使得能够实现与具有大数值孔径的透镜的浸渍光刻，同时使得反射率最小。OPL 120可以由有机电介质层(ODL)材料形成，所述ODL材料包括但不限于无定形碳、从Cheil Chemical C0., Ltd.商业可得的 CHM701B、从 JSR Corporat1n 商业可得的 HM8006 和 HM8014、以及从 ShinEtsuChemical, C0., Ltd.商业可得的 0DL-102。
[0027]转向图6和7，使得OPL 120凹陷而暴露印i 114的上部区域，例如，峰区116。根据至少一个实施例，OPL 120被部分凹陷，以便OPL的残留量保持为形成在一个或多个谷区118中。可以使用本领域普通技术人员所理解的等离子体灰化蚀刻工艺来使得OPL 120凹陷。
[0028]现在参考图8和9，epi 114经历蚀刻处理，该蚀刻处理使得epi 114的上部区域(例如，峰区116)凹陷。在这方面，峰区116的平坦度提高，从而提高了 epi 114的上表面的总平坦度。该蚀刻处理是对间隔物112 (例如，SiN)和OPL 120的材料有选择性的。根据至少一个实施例，该蚀刻处理在OPL 120上停止，从而印i 114的凹陷的上部区域116’(例如，凹陷的峰区116’)与OPL 120的剩余部分齐平。在这方面，可以根据在epi 114上剩余的凹陷的OPL 120的量来控制印i 114的由于该凹陷处理而调整的高度。相应地，一个或多个谷区118与一个或多个峰区116’之间的距离限定新的高度差(Aepi2)。在印i 114的凹陷的峰区116’与谷区118之间的八_2的范围可以为约3nm到约10nm。根据至少一个实施例，Δ_2可以为Λ epil的一半(即，Δ epil/2) ο
[0029]参考图10和11，从印i 114剥离凹陷的OPL 120的剩余部分。可以使用例如诸如等离子体灰化蚀刻工艺或湿法HF蚀刻的各种蚀刻工艺来剥离OPL 120的剩余部分。等离子体灰化蚀刻工艺可以是对间隔物112和印i 114 二者的材料都有选择性的。因此，epi114被保留，并且包括凹陷的上部区域，S卩，凹陷的峰部116’，该凹陷的峰部116’包括与半导体鳍102的上表面平行地延伸的变平部。
[0030]参考图12，半导体器件100被示例为经历热退火处理。该退火处理可以包括在选定的时间段内将半导体器件100暴露于经加热的氢气(H2)。H2气的温度的范围可以为约750摄氏度(V )到约800°C，并且该时间段的范围可以为约30秒到约