半导体结构及其形成方法
【技术领域】
[0001]本申请涉及半导体结构及其形成方法。更具体地说，本申请涉及具有完全屏蔽的本征基极(intrinsic base)半导体材料部的绝缘体上半导体(SOI)横向双极型晶体管及其形成方法。
【背景技术】
[0002]双极结型晶体管一般在高要求的模拟电路类型中，尤其是在用于高频应用的模拟电路中被发现。例如，双极结型晶体管可在用于无线通信系统的射频集成电路(RFIC)，要求高功率效率的集成电路(例如蜂窝电话中的功率放大器)，以及其它类型的高速集成电路中被发现。双极结型晶体管可在双极型互补金属氧化物半导体(BiCMOS)集成电路中与互补金属氧化物半导体(CMOS)场效应晶体管结合，其中BiCMOS集成电路同时利用两种晶体管类型的有利特性。
[0003]诸如垂直双极型晶体管的常规双极结型晶体管包括三个半导体区域，即发射极区域、基极区域和集电极区域。一般而言，双极结型晶体管包括P-η结的对，即，发射极-基极结以及集电极-基极结。异质结双极型晶体管(HBT)是一种双极结型晶体管，它采用具有不等带隙的至少两种半导体材料以用于发射极/集电极和基极区域，从而形成异质结。
[0004]随着绝缘体上半导体(SOI)技术的出现，已开发出创新性的薄基极横向双极型晶体管。在现有技术的SOI横向双极型晶体管中，直接位于轻掺杂本征基极下方的SOI衬底的掩埋氧化物层中可能发生电荷累积(build-up)。此类结构的掩埋氧化物层内的电荷累积可改变器件特性。例如，SOI横向双极型晶体管的掩埋氧化物层内的电荷累积可改变器件集电极电流。因此，需要提供其中防止此类结构的掩埋氧化物层内的电荷累积发生的SOI横向双极型晶体管。
【发明内容】
[0005]提供包括本征基极半导体材料部的横向SOI双极型晶体管结构，其中本征基极的所有表面不形成与集电极半导体材料部或发射极半导体材料部的界面，所述横向SOI双极型晶体管结构包含非本征基极(extrinsic base)半导体材料部。每个非本征基极半导体材料部与本征基极半导体材料部具有相同的导电类型，但是每个非本征基极半导体材料部具有闻于本征基极半导体材料部的惨杂剂浓度。本申请的横向SOI双极型晶体管的本征基极半导体材料部不具有任何与周围绝缘体材料层的界面。因此，周围绝缘体材料层中的任何潜在的电荷累积都被非本征基极半导体材料部屏蔽。
[0006]在本申请的一方面，提供一种半导体结构。在本申请的一个实施例中，所述半导体结构可包括位于绝缘体层的顶上的至少一个第一横向双极型晶体管，其包括第一导电类型的本征基极半导体材料部。第一导电类型的所述本征基极半导体材料部具有最下表面、最上表面、以及在宽度方向上取向的两个垂直侧壁(它还包括在非宽度方向上取向的两个垂直侧壁)。第一导电类型的第一水平半导体材料部位于第一导电类型的所述本征基极半导体材料部的所述最下表面与所述绝缘体层的最上表面之间。第一导电类型的第二水平半导体材料部直接位于第一导电类型的所述本征基极半导体材料部的所述最上表面上。第一导电类型的第一侧壁半导体材料部位于第一导电类型的所述本征基极半导体材料部的在所述宽度方向上取向的一个垂直侧壁处，并且第一导电类型的第二侧壁半导体材料部位于第一导电类型的所述本征基极半导体材料部的在所述宽度方向上取向的另一个垂直侧壁处。根据本申请，第一导电类型的所述第一水平半导体材料部、第一导电类型的所述第二水平半导体材料部、以及第一导电类型的所述第一和第二侧壁半导体材料部中的每一者具有高于第一导电类型的所述本征基极半导体材料部的掺杂剂浓度。
[0007]本申请的另一方面涉及一种形成半导体结构的方法。在一个实施例中，本申请的方法可包括在绝缘体层的表面上提供半导体叠层(stack)，所述半导体叠层自下而上包括具有第一掺杂剂浓度的第一导电类型的第一水平半导体材料区域、以及具有第二掺杂剂浓度的第一导电类型的本征基极半导体材料，其中所述第一掺杂剂浓度大于所述第二掺杂剂浓度。接下来，在第一导电类型的所述本征基极半导体材料的在宽度方向上取向的每个垂直侧壁内形成具有所述第一掺杂剂浓度的第一导电类型的侧壁半导体材料部。在第一导电类型的所述本征基极半导体材料的顶上形成具有所述第一掺杂剂浓度的第一导电类型的第二水平半导体材料区域。接下来，去除第一导电类型的所述第二水平半导体材料区域的部分、第一导电类型的所述侧壁半导体材料部的部分、第一导电类型的所述本征基极半导体材料的部分、以及第一导电类型的所述第一水平半导体材料区域的多个部分，以提供第一导电类型材料叠层。所形成的所述第一导电类型材料叠层自下而上包括第一导电类型的所述第一水平半导体材料区域的剩余部分、第一导电类型的所述本征基极半导体材料的剩余部分，以及第一导电类型的所述第二水平半导体材料区域的剩余部分。根据本申请，第一导电类型的所述侧壁半导体材料部的剩余部分存在于第一导电类型的所述本征基极半导体材料的所述剩余部分的在所述宽度方向上取向的每个垂直侧壁上。
【附图说明】
[0008]图1是可在本申请的一个实施例中使用的示例性半导体结构的截面图，所述示例性半导体结构自下而上包括处理衬底(handle substrate)、绝缘体层和半导体材料层。
[0009]图2是在半导体材料层的第一区域内形成具有第一导电类型和第一掺杂剂浓度的第一水平半导体材料区域、以及在半导体材料层的第二区域内形成具有第二导电类型和第二掺杂剂浓度的第一水平半导体材料区域之后，图1中的示例性半导体结构的截面图，其中第二导电类型不同于第一导电类型。
[0010]图3是在第一导电类型的第一水平半导体材料区域的上表面上形成具有第一导电类型和小于第一掺杂剂浓度的掺杂剂浓度的本征基极半导体材料、以及在第二导电类型的第一水平半导体材料区域的上表面上形成具有第二导电类型和小于第二掺杂剂浓度的掺杂剂浓度的本征基极半导体材料之后，图2中的示例性半导体结构的截面图。
[0011]图4是在第一导电类型的本征基极半导体材料的在宽度方向上取向的每个垂直侧壁内形成具有第一导电类型和第一掺杂剂浓度的第一和第二侧壁半导体材料部、以及在第二导电类型的本征基极半导体材料的在宽度方向上取向的每个垂直侧壁内形成具有第二导电类型和第二掺杂剂浓度的第一和第二侧壁半导体材料部之后，图3中的示例性半导体结构的俯视图。
[0012]图5是在第一导电类型的本征基极半导体材料的暴露上表面上形成具有第一导电类型和第一掺杂剂浓度的第二水平半导体材料区域、以及在第二导电类型的本征基极半导体材料的暴露上表面上形成具有第二导电类型和第二掺杂剂浓度的第二水平半导体材料区域之后，图4中的示例性半导体结构的截面图。
[0013]图6是在第一和第二导电类型的第二水平半导体材料区域的表面上形成硬掩膜之后，图5中的示例性半导体结构的截面图。
[0014]图7A是在形成第一导电类型材料叠层、第二导电类型材料叠层以及与第一导电类型材料叠层和第二导电类型材料叠层相邻的沟槽隔离区域之后，图6中的示例性半导体结构的截面图。
[0015]图7B是图7A中的示例性半导体结构的沿垂直面B-B’的截面图。
[0016]图7C是图7A中的示例性半导体结构的沿垂直面C-C’的截面图。
[0017]图8A是在与第一导电类型材料叠层和第二导电类型材料叠层中的每一者相邻的沟槽隔离区域内形成发射极开口和集电极开口之后，图7A中的示例性半导体结构的截面图。
[0018]图8B是图8A中的示例性半导体结构的俯视图。
[0019]图9是在与第一导电类型材料叠层相邻的发射极开口的下部中形成第二导电类型的发射极半导体材料部、在与第一导电类型材料叠层相邻的集电极开口的下部中形成第二导电类型的集电极半导体材料部、在与第二导电类型材料叠层相邻的发射极开口的下部中形成第一导电类型的发射极半导体材料部、以及在与第二导电类型材料叠层相邻的集电极开口的下部中形成第一导电类型的集电极半导体材料部之后，图8A中的示例性半导体结构的截面图。
[0020]图1OA是在发射极开口和集电极开口中每一者的剩余上部内形成电介质间隔物(spacer)，去除第一和第二剩余硬掩膜部，以及在每个发射极半导体材料部、每个集电极半导体材料部和每个剩余的第二水平半导体材料部的暴露部上形成金属半导体合金层之后，图9中的示例性半导体结构的截面图。
[0021]图1OB是图1OA中的示例性半导体结构的沿垂直面B-B’的截面图。
[0022]图1OC是图1OA中的示例性半导体结构的沿垂直面C-C’的截面图。
【具体实施方式】
[0023]现在将参考下面的讨论和本申请的附图更详细地描述本申请。注意，本申请的附图是仅为了示例的目的而提供的，因此它们未按比例绘制。在附图和后面的描述中，相似的元件用相似附图标记指代。为了下文的描述，词语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应当涉及在本申请的附图中取向的部件、层和/或元件。
[0024]在下面的描述中，阐述了大量的特定细节，例如具体的结构、部件、材料、尺寸、处理步骤和技术，以便提供对本申请的彻底的理解。然而,本领域普通技术人员将理解,本申请可以在没有这些特定细节的情况下以可行的备选工艺选项来实施。在其它情况下，未详细描述公知的结构或处理步骤，以免使本申请的各种实施例模糊不清。
[0025]现在参考图1，该示例出可在本申请的一个实施例中使用的示例性半导体结构，所述示例性半导体结构自下而上包括处理衬底10、绝缘体层12和半导体材料层14。处理衬底10、绝缘体层12和半导体材料层14在本文中可合称为绝缘体上半导体。
[0026]在本申请的某些实施例中，SOI衬底的处理衬底10和半导体材料层14可包括相同的或不同的半导体材料。本文中关于处理衬底10和半导体材料层14的半导体材料使用的术语“半导体”表示包括例如S1、Ge、SiGe, SiC, SiGeC和III/V化合物半导体的任何半导体材料。这些半导体材料的多个层也可用作处理衬底10和半导体材料层14的半导体材料。在一个实施例中，处理衬底10和半导体材料层14均由硅构成。在本申请的其它实施例中，处理衬底10和半导体材料层14均由硅锗构成。本申请中采用的SOI衬底的半导体材料层14是未掺杂的半导体材料，而处理衬底10可包括掺杂的或未掺杂的半导体材料。在某些实施例中，处理衬底10是包括例如电介质材料和/或导电材料的非半导体材料。
[0027]当SOI衬底的处理衬底10和半导体材料层14包括半导体材料时，处理衬底10和半导体材料层14可具有相同或不同的晶向。例如，SOI衬底的处理衬底10和/或半导体材料层14的晶向可以是{100}、{110}或{111}。除了特别提及的晶向之外，本申请中也可使用其它晶向。SOI衬底的处理衬底10和/或半导体材料层14可以是单晶半导体材料、多晶材料或非晶材料。在本申请的某些实施例中，至少SOI衬底的半导体材料层14是单晶半导体材料，例如单晶硅。在某些实施例(未示出)中，半导体材料层14可被处理为包括具有不同晶向的半导体区域。
[0028]SOI衬底的绝缘体层12 (在本文中也称为掩埋绝缘体层)可以是结晶的或非结晶的氧化物或氮化物。在一个实施例中，绝缘体层12是氧化物，例如氧化硅。在本申请的某些实施例中，绝缘体层12连续地存在于SOI衬底的处理衬底10与半导体材料层14之间。
[0029]在本申请的一个实施例中，图1所示的SOI衬底可通过被称为SIMOX(氧离子注入隔离)的工艺形成。在另一实施例中，图1所示的SOI衬底可通过将两个半导体晶片键合在一起的层转移工艺形