等离子体刻蚀方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及等离子体刻蚀技术。
【背景技术】
[0002]等离子体处理系统被广泛地应用于处理半导体基板，特别是在半导体制造中硅晶圆的刻蚀。近年来，随着半导体器件的集成度提高，半导体器件的线宽越来越小，对于半导体工艺的要求越来越高，等离子体刻蚀工艺成为目前半导体制造中最为重要的工艺之一。
[0003]现有技术中，等离子体刻蚀工艺通常在等离子体处理装置中通入刻蚀气体，并电离形成等离子体，利用所述等离子体对待刻蚀的基底进行刻蚀。目前，深硅刻蚀一般采用Bosch工艺。Bosch工艺，也称为“切换式刻蚀工艺”，以F的等离子气体化学方法刻蚀硅，在刻蚀过程中，通入刻蚀气体刻蚀一段时间，然后再用碳氟等离子气体对刻蚀基底侧壁钝化，钝化一段时间，之后再进行刻蚀，这样循环地进行刻蚀和钝化交替加工。在实际刻蚀过程中，需要上百次的刻蚀与钝化交替重复加工，来提高刻蚀的选择性。
[0004]图1为Bosch刻蚀结构示意图。如图1所示，采用Bosch工艺在硅基底100上刻蚀形成的沟槽I1中，由于采用交替加工的方法，不可避免的将会在刻蚀的沟槽110侧壁产生波纹101，同时，交替加工积累的能量将使光刻胶损坏，不能很好的保护其下面的硅基底表面，影响刻蚀样品的表面质量。
[0005]图2为non-Bosch刻蚀结构不意图。
[0006]现有技术中，对娃基底进行大尺寸non-Bosch刻蚀过程中，一般米用单一的刻蚀条件一次性刻蚀完成。如图2所示，采用non-Bosch工艺在硅基底200刻蚀形成的沟槽210中，不可避免的面临着底部201粗糙度、侧壁202角度α控制以及顶部侧壁突出倒悬203三大问题。其中，沟槽210底部201粗糙度可以通过增加等离子体刻蚀过程中的偏置功率来消除，侧壁202角度α的控制也可以通过改变偏置功率的大小实现，但偏置功率的增加，会导致沟槽顶部粗糙度的增大；此外，顶部侧壁突出倒悬203需要采用不含偏置功率的刻蚀步骤来消除，而不含偏置功率的刻蚀步骤的引入，会使得刻蚀结构整体的侧壁轮廓出现明显的双斜坡，严重影响了沟槽结构侧壁垂直度。
[0007]综上所述,在non-Bosch刻蚀中,刻蚀结构底部粗糙度、侧壁角度控制需要通过等离子体刻蚀过程中偏置功率的控制来改善；而顶部侧壁突出倒悬的问题，则需要引入不含偏置功率的刻蚀步骤。上述矛盾严重影响了硅等离子体刻蚀技术中刻蚀结构底部/侧壁/顶部粗糙度的提高、侧壁垂直度的改善以及顶部侧壁突出倒悬结构的消除，是半导体制技术中获得高质量硅刻蚀结构亟需解决的问题。
【发明内容】
[0008]本发明所要解决的技术是，提供一种等离子体刻蚀方法，能够降低刻蚀结构底部的粗糙度，消除顶部侧壁的突出倒悬，同时还能够控制侧壁角度，得到高质量、刻蚀形貌平滑的等离子体刻蚀结构。
[0009]本发明提供的等离子体刻蚀方法，包括步骤:
[0010]提供待刻蚀的半导体基底；
[0011]执行一次或多次制程循环步骤，所述制程循环步骤包括:有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤。
[0012]作为可选择的技术方案，所述制程循环步骤的执行时间为I?20s ;所述有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤执行时间比为1:10?10:1 ;进一步地，所述有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤执行时间比为1:1。
[0013]作为可选择的技术方案，所述有偏置功率的刻蚀步骤中，偏置功率为10?150W ；所述制程循环步骤的执行次数> 10。
[0014]作为可选择的技术方案，所述半导体基底上图形化的待刻蚀结构特征尺寸>I μ m，刻蚀深度> I μ m ;所述等离子体刻蚀的刻蚀材料为硅材料。
[0015]作为可选择的技术方案，所述制程循环步骤执行过程中，等离子体刻蚀的腔体压力为100?300mTorr ;等离子体刻蚀的源功率为800?4000W。
[0016]作为可选择的技术方案，所述制程循环步骤执行过程中，刻蚀气体包括SF6和碳氟化合物气体，进一步地，所述碳氟化合物气体为CF4或C4F8或二者的混合气体。
[0017]本发明提供的等离子体刻蚀方法，采用有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤交替进行，通过对上述两刻蚀步骤执行时间及偏置功率大小的调整，在等离子体刻蚀结构底部粗糙度、侧壁顶部粗糙度、侧壁角度及顶部侧壁突出倒悬等问题之间取得平衡，在降低刻蚀结构底部/侧壁顶部粗糙度、消除顶部侧壁突出倒悬问题的同时，通过等离子体刻蚀过程中腔体压力及偏置功率大小的调整实现对刻蚀结构侧壁角度的控制，从而根据刻蚀结构要求，得到侧壁角度可控、侧壁及底部表面粗糙度较小的高质量等离子体刻蚀结构。
【附图说明】
[0018]图1为现有技术中Bosch刻蚀结构示意图；
[0019]图2为现有技术中non-Bosch刻蚀结构不意图；
[0020]图3为本发明提供的等离子体刻蚀方法步骤流程图；
[0021]图4为本发明提供的等离子体刻蚀方法中待处理半导体基底结构示意图；
[0022]图5为本发明提供的等离子体刻蚀方法刻蚀得到的半导体结构示意图。
【具体实施方式】
[0023]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0024]图3为本发明提供的等离子体刻蚀方法步骤流程图。
[0025]如图3所示，本【具体实施方式】提供的等离子体刻蚀方法包括以下步骤:
[0026]步骤S1:提供待处理半导体基底400。
[0027]该步骤中，所提供的待处理半导体基底400表面包括图形化的待刻蚀结构，且半导体基底400的待刻蚀材料为硅材料。
[0028]图4为本【具体实施方式】提供的待处理半导体基底结构示意图。
[0029]作为可选实施方式，如图4a、图4b所示，所述待处理半导体基底400可以为原始或外延的半导体材料晶圆410，如单晶硅/锗硅/锗或其他公知的II1-V族半导体材料晶圆410a、带有绝缘埋层411的单晶硅/应变硅晶圆410b (SOI/sSOI晶圆)等，且所述原始或外延的半导体材料晶圆410表面或待刻蚀区域还可以包括半导体掺杂的阱区或有源区。
[0030]作为又一可选实施方式，所述待处理半导体基底400可以包括形成于所述半导体材料晶圆410表面的各种半导体结构。作为一具体实施例，所述待处理半导体基底400可以包括形成于所述半导体材料晶圆410表面的介电层或介质层420,如图4c所不,该表面介质层420可以为用于形成多晶硅栅的栅氧化层420a和多晶硅栅层420b。此外，如图4d所示，所述待处理半导体基底400还可以包括形成于所述半导体材料晶圆410表面的半导体器件430等半导体结构。
[0031]需要说明的是，本【具体实施方式】提供的待处理半导体基底400上待刻蚀的半导体材料为硅材料，图形化的待刻蚀结构的特征尺寸一般为微米级，可以为几微米，也可以为几十甚至几百微米，且待刻蚀图形需进行的刻蚀深度较深，一般也为微米级，甚至可达到几十或几百微米。优选地，该待处理半导体基底400用于形成CMOS图像传感器结构。
[0032]作为较佳实施方式，半导体基底400上图形化的待刻蚀结构的特征尺寸> I μ m,刻蚀深度> I μ m ;优选地，待刻蚀结构的特征尺寸> 10 μ m,刻蚀深度> 10 μ m ;最佳地，待刻蚀结构的特征尺寸> 10(^111，刻蚀深度> 100 μ m。作为可选实施例，待刻蚀结构的特征尺寸为8μηι或50μηι或300 μ m ;可是深度为10 μ m或70 μ m或500 μ m。
[0033]该步骤中，所提供的待处理半导体基底400表面通常覆盖有光刻胶或硬掩膜层等作为等离子体刻蚀的掩膜层。作为可选实施方式，所述提供的待处理半导体基底400可以为I片，也可以为多片。
[0034]该步骤中，待处理半导体基底400置于等离子体处理装置中，进行后续等离