高保持电压可控硅结构的利记博彩app
【技术领域】
[0001]本发明涉及一种高保持电压可控硅结构，特别涉及一种适用于电源ESD保护的高保持电压可控硅结构。
【背景技术】
[0002]静电放电(Electrostatic Discharge，ESD)现象广泛存在于自然界中，也是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。因此，研宄可靠性高和静电防护性能强的静电放电防护器件和防护电路对提高集成电路的成品率和可靠性具有不可忽视的作用。
[0003]根据静电放电产生的原因及其对集成电路放电方式的不同，静电放电通常分为以下四种模式:HBM(人体放电模式)、丽(机器放电模式)、CDM(组件充电放电模式)、和FIM(电场感应模式)。其中，HBM和MM模式是最常见的也是工业界最为关心的两种静电放电模式。当集成电路发生静电放电现象时，大量电荷瞬间流入芯片的引脚，这些电荷产生的电流通常可达几个安培大小，在该引脚处产生的电压高达几伏甚至几十伏。较大的电流和较高的电压会造成芯片内部电路的损坏和器件的击穿，从而导致电路功能的失效。
[0004]因此，为了防止芯片遭受到ESD的损伤，就需要对芯片的每个引脚都要进行有效的ESD防护。通常，ESD保护器件的设计需要考虑两个方面的问题:一是ESD保护器件要能够泄放大电流；二是ESD保护器件要能在芯片受到ESD冲击时将芯片引脚端电压箝制在安全的低电压水平。
[0005]通常用作ESD保护的器件主要有二极管、GGNMOS(栅接地的NM0S)、可控硅(SCR)等。可控硅结构由于其面积小，电流泄放能力强，得到了广泛的应用。但是，由于一般的可控硅结构保持电压低(通常低于电源电压)，容易诱发LATCH-UP现象，所以很少应用于芯片上电源管脚的ESD保护。
[0006]因此，研宄一种适用于电源ESD保护的、具有高保持电压的可控硅结构，是本申请人致力于解决的问题。
【发明内容】
[0007]为此，本发明提供了一种高保持电压可控硅结构，包括P型衬底(101)，所述P型衬底(101)内设有N型埋层(102)，所述N型埋层(102)上注有高压N阱(103)，所述高压N阱(103)内依次并排注有第一 N+区(104)、第一 P+区(105)和低压P阱(109)，所述低压P阱(109)内依次并排注有第二 N+区(107)和第二 P+区(108)，其中，在所述第一 P+区(105)与所述第二 N+区(107)之间注有第三N+区(106)，所述第三N+区(106)的一部分位于所述高压N阱(103)内，另一部分位于所述低压P阱(109)内，且所述第三N+区(106)与所述第二 N+区(107)之间间隔有第二氧化隔离层(IlOb);所述P型衬底(101)在所述可控硅结构的边缘延伸到所述可控硅结构的表面，且在所述可控硅结构的表面位于所述P型衬底(101)的区域覆盖有第一氧化隔离层(110a、110a’)。
[0008]进一步地，所述第一 N+区(104)与所述第一 P+区(105)共同引出第一器件端口连接到电源，所述第二 N+区(107)与所述第二 P+区(108)共同引出第二器件端口接地。
[0009]本发明的高保持电压可控硅结构，由于具有较高的保持电压，故适合应用于芯片中对电源的ESD保护，并且其工艺实现可与业界常用的高压CMOS和B⑶工艺兼容。
【附图说明】
[0010]图1为以剖面图的方式展示的本发明的高保持电压可控硅结构的结构示意图；
[0011]图2为本发明的高保持电压可控硅结构的寄生单元示意图；
[0012]图3为本发明的高保持电压可控硅结构的TLP测试图。
【具体实施方式】
[0013]下面结合附图和【具体实施方式】对本发明的高保持电压可控硅结构作进一步的详细描述，但不作为对本发明的限定。
[0014]如图1所示，一种高保持电压可控硅结构，其适用于电源ESD保护，包括P型衬底101，该P型衬底101内设有N型埋层102，N型埋层102上注有高压N阱103。
[0015]高压N阱103内依次并排注有第一 N+区104、第一 P+区105和低压P阱109，在低压P阱109内依次并排注有第二 N+区107和第二 P+区108。
[0016]另外，在第一 P+区105与第二 N+区107之间注有第三N+区106，该第三N+区106的一部分位于高压N阱103内，另一部分位于低压P阱109内，且第三N+区106与第二 N+区107之间间隔有第二氧化隔离层110b。
[0017]同时，P型衬底101在该可控硅结构的边缘延伸到该可控硅结构的表面，且在该可控硅结构的表面位于P型衬底101的区域覆盖有第一氧化隔离层110a、110a’。
[0018]如图2所示，上述可控硅结构寄生了 PNP型双极型晶体管Q1、NPN型双极型晶体管Q2、高压N阱电阻Rn■和低压P阱电阻R p.。Ql、Q2、R Ρ.—起，构成了一个正反馈的可控硅电流泄放通路。
[0019]在使用时，第一 N+区104和第一 P+区105共同引出一个端子接芯片的电源管脚，第二 N+区107和第二 P+区108共同引出一个端子接芯片的地。当ESD脉冲事件发生在电源管脚时，ESD电流在电源端产生的电压会导致第三N+区106与低压P阱109构成的反向PN结击穿，当反向击穿产生的电流在高压N阱电阻RwmJ:产生的压降达到第一 P+区105与高压N阱103构成的正向PN 二极管导通电压(如0.7V)时，由Ql、Q2、RnweLL和RPWEll构成的可控硅结构开启，将电流从电源端泄放至地，并将电源端电压保持在一个较低的值(但仍然高于通常的电源电压)，这个保持的电压值即为可控硅的保持电压，即图3中所示的VmD。
[0020]由于芯片电源本身具有很强的电流输出能力，因此如果该可控硅结构的保持电压低于电源电压的话，可控硅结构一但被触发，其将无法再恢复到被触发前状态，并将一直从电源拉出很大的电流，最终将导致芯片的损坏。但本发明的可控硅结构的保持电压vH(M，参照图3，基本在7?8V附近，高于通常的电源电压3V或5V。
[0021]因此，本发明的高保持电压可控硅结构，可以应用于电源管脚的ESD保护。其中，该可控硅结构的击穿电压Vti是由第三N+区106与低压P阱109构成的反向PN结的击穿电压决定的，保持电压VmD是由第一 P+区105与第二 N+区107的距离决定。
[0022]显然，可以通过调整第一 P+区105与第二 N+区107的距离来调整可控硅结构的保持电以满足不同应用的需求。另外，也可以采用多组并排的可控硅结构来增强ESD电流的泄放能力。
[0023]以上【具体实施方式】仅为本发明的示例性实施方式，不能用于限定本发明，本发明的保护范围由权利要求书限定。本领域技术人员可以在本发明的实质和保护范围内，对本发明做出各种修改或等同替换，这些修改或等同替换也应视为落在本发明的保护范围内。
【主权项】
1.一种高保持电压可控硅结构，包括P型衬底(101)，所述P型衬底(101)内设有N型埋层(102)，所述N型埋层(102)上注有高压N阱(103)，所述高压N阱(103)内依次并排注有第一 N+区(104)、第一 P+区(105)和低压P阱(109)，所述低压P阱(109)内依次并排注有第二 N+区(107)和第二 P+区(108)，其中， 在所述第一 P+区(105)与所述第二 N+区(107)之间注有第三N+区(106)，所述第三N+区(106)的一部分位于所述高压N阱(103)内，另一部分位于所述低压P阱(109)内，且所述第三N+区(106)与所述第二 N+区(107)之间间隔有第二氧化隔离层(IlOb); 所述P型衬底(101)在所述可控硅结构的边缘延伸到所述可控硅结构的表面，且在所述可控硅结构的表面位于所述P型衬底(101)的区域覆盖有第一氧化隔离层(110a、110a，)。
2.根据权利要求1所述的高保持电压可控硅结构，其特征在于，所述第一N+区(104)与所述第一 P+区(105)共同引出第一器件端口连接到电源，所述第二 N+区(107)与所述第二 P+区(108)共同引出第二器件端口接地。
【专利摘要】本发明公开了一种高保持电压可控硅结构，其适用于电源ESD保护，该可控硅结构包括P型衬底，P型衬底内设有N型埋层，N型埋层上注有高压N阱，高压N阱内注有第一N+区、第一P+区、第三N+区和低压P阱，低压P阱内注有第二N+区和第二P+区。器件的两边P型衬底上均覆盖有氧化隔离层，第二N+区与第三N+区也由氧化隔离层隔开。本发明的高保持电压可控硅结构，由于具有较高的保持电压，故适合应用于芯片中对电源的ESD保护，并且其工艺实现可与业界常用的高压CMOS和BCD工艺兼容。
【IPC分类】H01L29-74
【公开号】CN104600104
【申请号】CN201410768622
【发明人】陶园林
【申请人】上海贝岭股份有限公司
【公开日】2015年5月6日
【申请日】2014年12月12日