制作用于射频的集成电路器件的工艺的利记博彩app

专利名称：制作用于射频的集成电路器件的工艺的利记博彩app
技术领域：
本发明涉及制作适用于射频范围内的信号并采用基于硅的双极技术制作的集成电路器件，特别是在一个硅衬底上同时制作垂直NPN晶体管、电容和横向PNP晶体管，和制作深衬底接触。
如今，采用带有两层多晶硅并因此是所谓双多晶硅型的双极晶体管，采用自对准或自对准技术结合由包围晶体管的沟槽提供的电隔离(所谓沟槽隔离)，可以制作具有高封装密度的快速双极电路。

图1示出了采用自对准技术制作的这种已知的“双多晶硅型”的沟槽隔离的双极晶体管的示意剖面图。
在已知的双多晶硅型的双极晶体管的制作工艺中，用第一淀积的多晶硅层形成基极连接。如果晶体管是NPN型，该多晶硅层强掺杂到P型。强掺杂到N型并形成发射极电极的最后淀积的多晶硅层，与形成基极连接的首先淀积的多晶硅层通过又被称作“间隔层”的下电绝缘层和绝缘侧条物理分开。在制作双极晶体管时自对准方法的优点是基极电阻和基极与集电极之间的电容都降低了。而且，引入沟槽隔离大大降低了集电极和衬底之间的电容。因此电路性能显著改善。
现在，参照概略示出制造方法的图2至图6详细描述制作沟槽隔离的NPN型双极晶体管的已知的常用方法。见图2，使用P型单晶硅衬底101作为基本材料，其表面位于硅晶格的(100)晶面。用光刻限定底扩散区102，该区称作掩埋层由例如砷或锑的离子注入层构成。之后在硅片101上施加约几微米厚的外延硅层。之后在硅片101上用光刻和离子注入限定N区和P区。使用例如磷的离子注入制造的N区104位于N+型底扩散区102的正上方。位于N区104之间的其它区105是P掺杂的，使用例如硼的离子注入形成，见图2。
然后通过常规的LOCOS(局域硅氧化)限定有源区，参见J.A.Appel等的“局域硅氧化及其在半导体技术中的应用”Philips研究报告，Vol.25，1970，pp118-132。然后，首先施加一层适当材料的绝缘掩膜106，见图3，之后光刻构图绝缘掩膜。之后在掩膜106的孔径中热生长硅107，使得用于待制造的晶体管的基区108和集电区109保留并形成在这些区域中，这里掩膜覆盖表面。在这样限定有源区，用氧化层区109’隔离并去除掩膜层106之后，光刻限定绝缘沟槽110，沟槽刻蚀掩膜中的窗口(未示出)位于N型外延层104和P型外延层之间的边界线上，之后，使用各向同性干法刻蚀刻蚀掉所述窗口中的热生长的氧化硅材料107和衬底材料101，直到沟槽110到达期望的深度，约5-10微米，并向下延伸进入未加工的P衬底101。
然后热氧化沟槽110的壁，获得薄绝缘层(未示出)，之后沟槽中填充绝缘或半绝缘材料111，例如氧化硅或多晶硅，也称为poly-Si或多硅。然后通过干法刻蚀去除填充材料直到获得平坦的表面。然后氧化硅片的表面以及在沟槽用多晶硅填充时尤其是氧化沟槽110的开口中的硅材料，以便在开口的表面获得绝缘层(未示出)。如果沟槽110从一开始只用氧化物填充，则不需要该额外的氧化步骤。结果示于图3中。可以看出，在图3中的基区108通过使用上述的LOCOS方法限定。该方法的缺点以及其它情况在以后结合对制造晶体管的改进工艺的描述来讨论。
参见图4，在形成沟槽110之后，在集电极区109中光刻限定集电极栓塞112，即，在集电极区109中器件板的表面和底扩散区102之间的低电阻连接。之后，通过离子注入在光刻限定的开口中施加掺杂剂，通常是磷。
以下制造工艺的描述将针对上述具有自对准基-射结的双多晶硅型NPN晶体管，因为这种器件通常与通过沟槽获得电绝缘相结合。
在图2的有源区108，109的限定以及上述形成集电极栓塞112之后，淀积厚度约几百纳米的薄多晶硅层113，参见图4。然后通过硼离子注入将多晶硅层113掺杂到P+，之后通过CVD(化学气相淀积)在多晶硅层的顶上淀积薄氧化硅层114。该P+掺杂硼的多晶硅层在制造结束后将通过掺杂剂进入多晶硅113正下面的N外延区104的表面层中形成所谓外基区113’或基极连接或基极端子。CVD制作的氧化层114和其下的多晶硅层113被光刻构图以限定基区108中的发射极开口115。之后，通过干法刻蚀例如等离子体刻蚀去除这两层的未被光刻掩膜(未示出)覆盖的部分。构图发射极开口115之后，生长薄氧化物层116以保护发射极开口的表面，之后由+号表示的所谓内基区117通过硼离子注入形成。因此内基区117准确地位于发射极开口115中及其下面。
为了将待制作的发射极与外基极分开，沿发射极开口115的侧边形成“间隔层”或侧条118，见图5。这是通过首先在硅片上保形地CVD淀积一氧化层形成的，之后用各向异性干法刻蚀过程刻蚀掉硅片的平坦表面上的该氧化层。由此沿着在为形成发射极开口115而进行构图时形成的那些台阶形成CVD氧化物的侧条或间隔层118。形成间隔层118后，在硅片的表面淀积厚度几百纳米的薄多晶硅层119。该层用砷掺杂为N+，并在退火后形成晶体管的发射极120。在构图并刻蚀N+多晶硅层119以便制作发射极后，获得图5所示的结构。通常，掺杂上多晶硅层119为N+，因此形成发射极电极，也保留在图3的集电极区109和在此用作集电极端子121的集电极栓塞112的顶上。
然后用例如氧化硅的层122钝化电路，见图6，其中用光刻限定晶体管的基极，发射极，集电极的接触孔123，124，125。刻蚀接触孔后，通过溅射例如铝在电路上覆盖一层金属层126，其贯穿到接触孔123，124，125中，形成连接到外部的电接触。然后光刻和刻蚀限定导电层126以便形成外部端子127，128，129，最后的电路如图6所示，与图1比较。图1是最后器件的更好的视图，即使这里各层的厚度被放大了。
从上文所述可知，基区108通过LOCOS方法限定，见图3。优选使用氧化硅和氮化硅组成的两层结构，氧化硅位于单晶硅的正上方，氮化硅在热生长所谓场氧化物107时用作局域氧化掩膜。在制作场氧化物时，沿单晶硅和氧化硅之间的边界层将发生氧的一些横向扩散，然后在氮化物层的边缘下面会发生一些氧化物生长，见图3的130。氧化物130通常称为“鸟嘴”。因此通过光刻限定的氮化物-氧化物掩膜结构，只发生一些程度的基区扩展。可以说，该区域的精度在最终的制造后由剩余的“鸟嘴”限定。为了补偿制造这些“鸟嘴”时精度低和工艺的变化，基区108制作得过分大。因此在基极和集电极之间有过大的电容。
此外，在N区104中制作场氧化物107时，在场氧化物107和单晶硅衬底101的表面之间的边界层中将发生掺杂剂的聚集131，所谓“掺杂剂堆积”见图3。然后当形成外基极的P+多晶硅层113与侧条118外的基区108接触时，导致在最后的NPN晶体管中基极和集电极之间的电容增大，见图3和4。
一种基本的垂直晶体管由F.B.Hugle的美国专利3246214公开。使用场氧化物限定有源区的垂直晶体管公开于出版的TexasInstruments(Brighton等)的欧洲专利申请0375323和出版的日本专利申请95-245313(申请号94-32764)。
在半导体芯片上制造作为电路一部分的晶体管时，可能还需要将其它元件，例如电容，电感，电阻等无源元件包含在电路中。在制造例如上述的通用型高频晶体管的复杂器件时，需要很多工艺步骤，如果其中一些工艺步骤可用于制造其它元件是有利的，如果根本不需要任何额外的工艺步骤，即，如果一些无源元件能集成在同样的工艺流程中而需要尽可能少的额外工艺步骤，就更有利了。在出版的日本专利申请90-27550(申请号71-75779)中公开了如何在衬底表面同时制造一电容和垂直晶体管。然而，由于与介质层下面的电容下电极的电连接的电阻，电容具有相当大的串联电阻，导致损耗很大。
在Sony Corp.(Hiroyoki Miwa)的已出版欧洲专利申请0303435，Cosentino的美国专利5037768和授予Hiroyoki Miwa等的美国专利5541124中公开了用作将有源区与例如多晶硅的高掺杂硅层的连接结构电绝缘的上述电绝缘侧条(也叫”间隔层”)的制造。使用在单个步骤中的各向异性刻蚀的常规制造方法，间隔层沿待制造的晶体管的表面在水平方向具有过大的一些宽度，并且可能相当得不好。如果可能，该绝缘结构应该用限定得更好的薄绝缘层制作的一些结构替换。
晶体管中用作电连接到有源区的多晶硅导体公开于Cosentino等的美国专利5037768(垂直晶体管)和Ishikwa等的美国专利5302538(场效应晶体管)。
集成电路衬底表面的电绝缘元件区公开于Eklund等的美国专利4958213中。P阱可用于将其下面有高掺杂的掩埋区的N阱和其掩埋掺杂区掺杂较低的N阱彼此隔离。然而，这种方式的电隔离在有些情况下并不令人满意，特别是在高射频应用中。授予InternationalRectifier Co。(C。C。Choi等)的已出版英国专利申请2291257公开了在使用集成电路时深衬底连接可用于将基本未被元件层和隔离器件影响的衬底部分连接到地。但是这种衬底连接对于高射频应用也不能以满意的方式工作。
本发明的一个目的是解决上述的问题，并因此通过具有更高性能的半导体器件，尤其是双极晶体管，特别是基极和集电极之间有降低的电容的双极NPN晶体管和其发射极和集电极之间有降低的电容的双极横向PNP晶体管。
本发明的另一个目的是解决上述的问题，即在降低双极NPN晶体管的基极和集电极之间的电容的同时形成位于衬底表面的衬底电容，即无源电容元件。
本发明的另一个目的是在制造双极NPN晶体管的同时提供衬底电容，它的损耗小且占据小的表面面积。
本发明的又一个目的是提供浅和深的衬底接触以便电隔离衬底表面的元件区。
本发明的又一个目的是提供具有场氧化区的晶体管结构，在干法刻蚀步骤中场氧化区保持完整且不会被不必要的腐蚀。
本发明的又一个目的是提供只在期望区域具有电连接硅化物的晶体管结构。
本发明的又一个目的是提供包括例如晶体管的元件的集成电路，其元件区彼此占据被有效地电隔离，尤其是沿集成电路表面的横向方向。
本发明又一个目的是为包含例如晶体管的元件的集成电路提供有效衬底连接。
本发明的又一个目的是提供由沟槽隔离的晶体管，通常是双极晶体管，其中沟槽以有效的方式制造。
因此为制造NPN晶体管，引入氧化硅和氮化硅的叠层，其位于NPN晶体管的有源区(集电极区)的顶上。所述叠层被光刻构图，使得晶体管的基区由叠层中的开口限定。同时使用光刻限定的开口制造该晶体管的发射极和集电极，由此制造横向PNP晶体管。
由此，使用氮化硅层作为介质层，不需要额外的步骤，能在降低双极NPN晶体管的基极和集电极之间的电容的同时，形成衬底电容。
可以是NPN双极晶体管的半导体元件在元件的表面沿元件表面看去具有被厚场氧化物以常规方式围绕的有源区。该有源区被电绝缘表面层部分地覆盖，电绝缘表面层优选包括氮化物层。在有源区中的基极区由在电绝缘的表面层中光刻制造的限定开口来产生。在可以是PNP双极晶体管的半导体元件情况下，其具有发射极区和集电极区，在元件的表面上的发射极区和集电极区从元件表面看去被厚场氧化区包围，发射区和/或集电区可以用相应的方法被电绝缘表面层中光刻限定的开口确定。通过在这两种情况下以光刻限定，电绝缘表面层将在场氧化区上延伸并延伸越过场氧化区，由此在基区之间和在发射区或集电区之间分别存在电绝缘条形表面层，且场氧化区距离该区域最近。
电绝缘表面层优选包括上为氮化硅，下为氧化硅的叠层。氮化硅层有利的用作同时制造的电容的有效介质，结果电容占据的面积很小。然后该电容位于衬底表面包括覆盖被掺杂至第一掺杂水平的衬底掺杂区或低掺杂区的部分表面的介质层。在介质层上有一导电层，形成电容器电极。导电连接从未被介质层覆盖的衬底表面区扩展到介质层下面的区域。此外，在被掺杂至明显高于第一掺杂水平的第二掺杂水平的掩埋高掺杂区上布置有介质层。被掺杂至明显高于第一掺杂水平的第三掺杂水平的接触栓塞从未被介质层覆盖的一部分衬底表面向下延伸到掩埋区。这种通过介质层正下方的材料形成的下电容器电极连接具有低的串联电阻且电容具有小的损耗。
具有被基本掺杂至第三掺杂水平的高掺杂，用于形成电容器下电极的电极栓塞从介质层下侧向下延伸到掩埋层。对于这种电极栓塞，第一掺杂水平可以非常小，甚至基本相应于本征半导体材料。使用这种在制造从表面到掩埋层的连接的同时制造的电极将更进一步降低电容的损耗。
在双极晶体管中，在有源区使用侧条结构，在该区域中导电的硅材料与有源区的边界区接触。通过包括具有不同刻蚀特性的材料的工艺，可以得到基本只位于导电的硅部分的垂直表面部分上的保形电绝缘层。各处的电绝缘层具有基本相同或均匀的厚度。然后优选地在导电的硅材料的整个表面上和优选为氮化硅层的电绝缘层下布置与电绝缘层不同的电绝缘氧化物层。
当形成这种侧条结构时，其通常可以是在衬底表面制造自由区的工艺，自由区由电绝缘层的边缘限定，要执行以下步骤施加材料到具有边缘，欲形成自由区的第一区域上的表面。该材料层可以是一层导电材料，例如掺杂的硅，例如用作基极连接的高掺杂多晶硅。然后该导电层至少部分接近与衬底表面电接触的第一区域；在所述材料层上保形地施加第一氧化硅层；制作穿过第一氧化硅层且穿过所述材料层向下到衬底表面的开口。开口比第一区域大一些或大一点，具有限定它的基本垂直的边缘，使得开口的基本垂直的边缘距离第一区域的边缘有基本恒定的距离；在全部表面上保形地施加一电绝缘层。该电绝缘层必须与第一氧化物层不同或是与第一氧化物层不同的其它类型。其优选为氮化硅层。
在全部电绝缘层上保形地施加刻蚀特性与第一氧化物层不同的第二氧化物层；执行第一各向异性刻蚀，以便只在基本全部平坦的水平表面处去除第二氧化物层。然后该电绝缘层将在基本全部平坦的水平表面上暴露，且通常为三角形且由地二氧化物层组成的”牺牲”侧条将保留在垂直表面上；执行第二刻蚀以便只在未被第二氧化物覆盖的表面处去除电绝缘层，然后基本只在平坦的水平表面上去除电绝缘层；利用第二氧化物层具有与第一氧化物层不同的刻蚀特性的事实执行第三刻蚀，以便在基本不腐蚀第一氧化物层的自由表面区的情况下去除第二氧化物层的剩余部分，由此电绝缘层的部分基本只保留在围绕第一区域的第一氧化物层和上述材料层的垂直边缘表面上。
上述的和按上述方法制造的侧条结构是有利的，因为通常为高掺杂的多晶硅层的材料层中的开口将由于电绝缘层非常薄而只很少地变窄。
该工艺也可包括在衬底表面上首先保形施加第一电绝缘层，然后在第一电绝缘层上保形施加第二电绝缘层。第一电绝缘层材料和第二电绝缘层材料的刻蚀特性必须选择为不同。最后执行选择性刻蚀以便首先去除第二电绝缘层和基本上除了垂直表面部分以外的任何第一电绝缘层，和任何也在基本垂直的表面部分上的第一电绝缘层。第一刻蚀优选地分为二步，包括第一子步骤，其中只在水平表面部分去除第二电绝缘层；和第二子步骤，其中只在水平表面部分去除第一电绝缘层。
因此在用于避免不必要的硅化和其它目的的工艺中，在衬底表面制造一晶体管。在表面上制造例如掺杂多晶硅层的导电的硅层，用于电接触表面中的掺杂区，然后在导电的硅层上直接施加优选为氧化硅的电绝缘层。之后在电绝缘层的顶上直接施加一附加的导电层，通常也是例如多晶硅的导电硅。最后将未被附加导电层覆盖的区域中的电绝缘层去除，以便获得与以后施加的导电材料层的电连接。在去除电绝缘层时，只去除选定区域中的绝缘层，且至少一个选定区域比未被附加导电层覆盖的区域小。
在只去除选定区域的电绝缘区时，可以使用掩膜，其中光刻制作开口以产生掩膜的保留部分。掩膜的保留部分被排列得覆盖以前施加的电绝缘层的选定的第一区域和第二区域，在该处在以后施加导电材料层时应避免硅化反应。然后在只去除选定区域中的电绝缘层之后，上述第一区域和第二区域仍旧被附加的电绝缘层覆盖。
在去除电绝缘层之前包括构图的这种工艺能保护先前制作的电绝缘层，例如场以后区。并且，电绝缘层能保留在不希望有硅化物的区域。
在这里考虑的包括衬底表面的元件的通用类型的集成电路中，通过使用P阱和N阱获得元件之间的有效电隔离。然后，通常制作各个元件以建立在掺杂为第一掺杂类型的第一区，优选为N阱，且位于衬底的表面层中。第一掩埋区位于第一区的正下方且被掺杂为第一掺杂类型。集成电路还包括第二区，例如P阱，掺杂为与第一掺杂类型相反的第二掺杂类型，位于衬底表面层的元件之间。第二掩埋区位于第二区的正下方并被第二掺杂类型适当掺杂。它们形成第二区到衬底的电连接，第二区使第一区以及由此各元件彼此电隔离。为了增强隔离，在衬底表面层的第二区的顶上布置一导电层，其在集成电路使用时连接到电气地。增强的掺杂区可以位于第二区中的导电层的正下方，其中含有的掺杂剂在合适的退火工艺中扩散到导电层的外面以降低导电层和第二区之间的电阻。并且可以布置分开的衬底连接，优选地位于第二区中。这种连接包括从表面延伸的深孔，末端位于第二掩埋区下的衬底中，第二掩埋区位于第二区的正下方。所述孔中填充导电材料例如金属。
通过在填充导电材料之前只在深孔的底部掺杂以降低导电材料和衬底之间的电阻，能改善深衬底连接中的导电材料的接触。该掺杂可通过注入和退火一掺杂剂例如硼形成。掺杂后在深孔的壁和底部施加至少一含钛的薄层以增加电接触。
沟槽可用于隔离各元件，并可通过刻蚀以常规方式制作。之后在沟槽壁上施加一叠层，叠层的下面是热生长的二氧化硅，上面是淀积施加的薄氮化硅层。最后沟槽剩余的主要部分通过在硅片的表面上施加电绝缘层或半绝缘层填充，例如氧化硅层或一层未掺杂的硅，例如单晶硅，可通过例如适当的淀积来施加。然后氮化硅层在随后的平面化刻蚀中用于刻蚀阻挡层以平整化上述层，其填充了沟槽的主要部分。此外，如果填充沟槽的材料具有杂质，氮化硅层能阻挡杂质扩散到衬底材料中。这种扩散将降低沟槽的电隔离功能。
本发明的其它目的和优点将在随后的说明中阐述，部分可从说明书中显然可见，或可从本发明的实践中学到。通过后面的权利要求书特别指出的方法，工艺，指导和组合可以获得和实现本发明的目的和优点。
尽管本发明的新颖特征在后面的权利要求书中表示了，参考附图和下面给出的非限制性实施方案的详细描述，可以从组织和内容两方面获得本发明及其上述和其它特征的完整理解，且本发明可得到更好的评价，在附图中图1是具有通过沟槽的电隔离的双极自对准双多晶硅晶体管的剖视图，图2是用于制造图1的晶体管的起始材料在形成底扩散和外延表面层之后的剖视图，图3是类似于图2但在限定有源区和在被沟槽隔离之后的剖视图，图4是类似于图2但在限定发射极开口和外基极之后的剖视图，图5是类似于图2但在限定间隔层和发射极和集电极之后的剖视图，图6是类似于图2但在限定第一金属层之后的剖视图，图7是一硅片及布置在其上的一些层的剖视图，用于主要制作具有好的高频特性的NPN晶体管但也用于制作电容和横向PNP晶体管，该剖视图表示形成底扩散之前的硅片，图8是类似于图7但在形成底扩散之后的硅片的剖视图，图9是类似于图8但在形成底扩散之后的剖视图，图10是类似于图9但表示在制作额外的P掺杂时硅片的状态的剖视图，图11是类似于图10但在硅片的表面上淀积外延硅之后的剖视图，图12是类似于图11但表示在选择性形成N区时硅片的状态的剖视图，图13是类似于图12但在选择性氧化N区和形成自对准P区之后的剖视图，图14是类似于图13但在限定不同元件区之后的剖视图，其中示出了不同的元件区，图15a和15b是类似于图14但在场氧化之后的剖视图，表示分别用于NPN晶体管和电容和横向PNP晶体管的区域，图16是类似于图15a但在限定沟槽之后的剖视图，图17是类似于图16但在去除硬掩膜和阻挡层和氧化沟槽中的壁之后的剖视图，图18是类似于图17但在用多晶硅层填充沟槽之后的剖视图，图19是类似于图18但在氧化沟槽的开口中的多晶硅之后的剖视图，图20a和20b是类似于图19表示在分别用于NPN晶体管和电容和横向PNP晶体管的区域形成一集电极时硅片的状态的剖视图，图21a和21b分别是类似于图20a和20b但在淀积氮化硅层和限定发射极-基极区之后的剖视图，图22是类似于图21a限定基区和淀积非晶硅之后的剖视图，图23a和23b是类似于图22但在限定发射极-基极区，上电容器板和衬底连接之后的剖视图，分别表示用于NPN晶体管和人的区域和用于横向PNP晶体管的区域，图24是类似于图23a表示在形成基极注入时硅片的状态的剖视图，
图25a是类似于图24表示在形成用于隔离基极连接端子和发射极连接段子的间隔层时硅片的状态的剖视图，图25b是表示图24的部分剖视图在形成另一方案的间隔层之后的剖视图，图25c是由电子显微镜拍摄的根据图25a的发射极结构的照片，图25d是由电子显微镜拍摄的根据图25b的发射极结构的照片，图26a是类似于图25a表示在形成发射极时硅片的状态的剖视图，其中显示了刻蚀前和刻蚀后的多晶硅层，并显示用于NPN晶体管和电容的区域，图26b是部分在图26a出现的结构的一部分的剖视图，表示低阻抗电阻和高阻抗电阻的制造，图26c是类似于图26a表示用于横向PNP晶体管的剖视图，图27a和27b分别是类似于图26a和26c在刻蚀施加到掺杂为P+的多晶硅层顶上的氧化层之后的剖视图，图28a和28b分别是类似于图27a和27b在通过扩散形成发射极和基极区并刻蚀以产生附加间隔层之后的剖视图，图29是表示制造的NPN晶体管的掺杂曲线的图，该掺杂曲线通过SHIMS获得，图30是在刻蚀28a图28b间隔层时从施加到电阻的顶上的保护性掩膜层以上看的图，图31是图27a的剖视图的一部分，只示出制造的晶体管，图32a和32b分别是类似于图28a和28c淀积钛和硅化和化学去除钛和氮化钛之后之后的剖视图，图33是类似于图32a在刻蚀用于衬底的电连接的深接触孔之后的剖视图，图34a和34b是类似于图33在刻蚀所有的接触孔之后的剖视图，图35a是包括两种晶体管，两种电容和一电阻元件的最终制造的电子电路元件的剖视图，图35b是类似于图35a的剖视图，其中示出基本相同的最终制造的电子电路元件担它们彼此之间未用沟槽隔离，图36是电子显微镜拍摄的最终制造的电路的照片，其中深衬底接触用钨填充，可以看见用沟槽隔离的多晶硅电子和NPN晶体管，图37是概略说明如何设计不同元件的俯视图。
参照图7-38描述具有高性能的各种电子元件的制造，它们可以同时制作在同一衬底上。表示衬底的剖视图的这些图中的一些很简要，而其它一些更好地表示所得的结构，当然它们在照片中的表示最佳。也可看出对于描述为用特定掺杂类型的材料制作和构造的某些元件，以及用相反类型掺杂材料制作的对应元件，即，由特定的P掺杂第一材料和特定的N掺杂材料制作的元件，在某些情况下也可用相应的N掺杂第一材料和相应的P掺杂第二材料制作。
在图7中，示出了在形成N型底扩散或掩埋层之前优选由硼掺杂的P型硅片1的剖面。硅片1能构造为同质的，非常弱地P掺杂，通常电阻率为10-20Ω-cm，可以描述为P--，或者所谓外延片，其中衬底1’构造为P型高掺杂硅片通常电阻率为十分之几Ω-cm，其上生长P型弱掺杂的P--外延层。P--型的生长外延层通常5-10微米厚，电阻率10-20Ω-cm。用在双极结构中的类似于上述方案的起始材料公开于V.dela Torre等的文章“MASOIC V-A Very High PerformanceTechnology”中，BCTM 1991，pp.21-24。根据该文章使用高掺杂P+衬底和其上的本征外延层，即不掺杂的层。然后在本征层的表面形成类似于下述的那些结构，例如底扩散区等。
使用一种已知的方法例如热氧化在硅片1的表面施加较厚的二氧化硅保护层2。氧化层的厚度优选约为0.8微米。通过施加和构图光刻胶层3来光刻构图，之后未被光刻胶层3保护的那些部分中的氧化物被溶解或刻蚀掉，如图7所示。氧化物的去除可通过公知的湿法化学和干法化学方法完成，之后以已知的方法去除光刻胶层3。
在硅片1的表面上热生长典型厚度为一两百埃的薄保护性氧化层4，见图8。该保护层，特别是位于较厚的先前施加的二氧化硅层2的剩余部分之间的区域上的保护层，尽管由于其厚度很小，在所述区域中不显眼，其也是相同类型的材料。之后通过实现执行离子注入制作N+型底扩散区或所谓“N+掩埋层”，如图8的箭头所示。在该离子注入步骤中优选使用砷，注入能量约50keV，剂量约3*1015离子/cm2。厚氧化层2的剩余部分在注入过程中用作掩膜，然后必须调节注入中的能量使得只有撞击到薄氧化层4的那些离子能贯穿到硅衬底1，如图8的4a处的+号所示，而其它离子被厚氧化层2所阻挡。在完成注入后执行退火以驱动注入的掺杂剂，即在优选方案中的砷原子，这里的术语”驱动”的含义是使注入的掺杂剂原子扩散进入材料中，通过退火工艺完成扩散，即使硅片经受高温，通常为1100℃进行30分钟，以便制作底扩散层5，见图9。在使原子扩散的该“驱动”步骤之后N+型底扩散区5的所得深度约1.5微米。在扩散操作的同时，发生硅表面的又一氧化，然后表面的硅原子被消耗一些，使得薄氧化硅的保护层4的厚度增加到约200nm，由此获得更厚的层6。通过消耗硅然后在单晶硅衬底的表面在被先前施加的厚氧化层2覆盖的那些区域和现在被作得较厚且仍旧被依然明显较薄的氧化层覆盖的那些区域之间获得台阶或台架，该台阶在后面的工艺中用作自对准标记。
自然也能在注入中使用其它N型掺杂剂以产生底掺杂层5，例如锑。然而使用锑要求在更高的驱动温度进行退火工艺，通常在约1250℃进行半小时。
在制作N+型底扩散区5的扩散退火操作之后，从硅片的表面去除全部氧化物，优选使用湿法化学方法，然后可以看见单晶硅片表面的前述台阶，见图10。之后优选通过热生长在硅片表面形成典型为30-40nm厚的薄保护氧化层7。在位于N+底扩散区5之间的那些区域中通过在硅片表面的优选为硼的离子注入产生额外的P型掺杂区，注入的能量约100keV，剂量约4*1012离子/cm2，如图10的箭头所示。调节该注入能量和剂量，使得然后被注入到掺杂砷的N+型底扩散区5中的那些硼原子被这些区域中的掺杂完全包围和补偿，由此底扩散区5继续为N+型，只是施主原子的含量稍微有一些降低。
本领域技术人员可认识到，不采用上述的硼注入，通过增加起始材料1中的掺杂度从一开始的接近本征的非常低的掺杂到P-型，能获得很好的功能元件。然而，在最终元件中N+底扩散区5对电容的贡献在这时会更高。在授予Havemann的美国专利5374845中公开了制作N+底扩散区和中间的一些P型区的常规方法，见该专利的图2和3的描述。
在上述优选注入硼之后，当在底扩散区5中间获得弱P掺杂区，即P-区时，从硅片表面优选通过湿法化学方法再次去除全部氧化物，由此再次出现台阶，使用某种已知方法在衬底表面上生长硅外延层9，见图11。约1.2微米厚的外延层9优选为非掺杂的，即所谓”本征硅”。如果需要，层9可以在外延生长中已掺杂为N型。这时掺杂度通常为1*1016/cm3。在上述Havemann的美国专利中，相应的外延层被非常轻地掺杂，电阻率大于10Ω-cm，但仍称为基本本征，即未掺杂。然而，均匀掺杂的外延层使得以后在形成所谓”自顶而下接触”时从表面到衬底的连接更困难。在外延生长中使用的温度为使先前P-型注入区中的受主原子将扩散到衬底1和同时形成的外延层9中，由此在没有N+底扩散区5存在的那些区域的在衬底1和外延层9之间的连接处获得P-型掩埋区8，如图11所示。同样外延层9在其上部的外表面中有台阶。
从后面的描述中可以看出，外延层9被选择性掺杂以分别获得N区和P区(所谓“N阱和P阱”)。在位于N+底扩散区5正上方的N区中，将形成双极晶体管和电容。在制造结束后在中间的P区中存在连接路径或连接区，用作形成在表面的电路和元件与衬底1之间的连接。
在生长硅外延层9之后，在芯片表面优选通过热氧化制作薄氧化硅阻挡层10，见图12。氧化层的厚度典型为约40nm。氧化物阻挡层10上是通过LPCVD(低压化学气相淀积)淀积的典型约130nm后的薄氮化硅层11。通过施加光刻胶层11’然后构图对该氮化硅层11光刻构图，刻蚀去除未被光刻胶层11’保护的那些部分中的氮化硅，如图12所示，且这些部分包括元件区，其中现在只保留二氧化硅层10。优选通过合适的干法刻蚀工艺去除氮化硅层11，其选择性地只去除氮化物和保留氮化物层下的氧化物层10。在随后的用于在外延层9中制作所谓”N阱”的N型区或N区13的离子注入步骤中，如图12的箭头所示，其下的薄氧化硅层10用作外延层9表面的保护层。
在优选实施例中，见图13，该用于形成N区13的注入步骤优选通过注入磷完成，注入能量约450keV，剂量1。5*1012离子/cm2。然而，如果希望在N区13中获得其它掺杂形状，可以调节注入条件。
在注入后以某种方式去除光刻胶层11’，其上氮化物层11的开口中的薄氧化层10通过热生长加厚，由此在生长后获得约450nm厚的氧化硅生长层12，见图13。上述注入中使用的在优选实施例中为磷的掺杂剂，如上所述，在该氧化步骤期间会扩散进入外延层9，由此部分完成N区13的制作。在后面包含高温的步骤中会发生掺杂剂的一些扩散。用作硅片表面热生长的阻挡层的氮化物层11的剩余区域导致在该热生长中只在氮化物层11被去除的那些区域即被注入的那些区域中生长氧化硅。氧化后优选通过湿法化学方法从硅片完全去除氮化物层11。留下其下的薄氧化物层10，且在边缘在更厚的氧化硅区12处形成台阶。薄氧化物层10用作以后用于制作前述P型区或P区即所谓“P阱”的注入步骤的保护层，如图13的箭头所示。
可以调节该离子注入步骤的能量，使得离子只能穿过表面有薄氧化层10的区域，被表面有厚氧化层12的区域阻挡。由此获得与以前注入的N区13自对准的P区14或P阱。在优选实施例中该用于形成P区14的离子注入通过优选为硼的注入来完成，注入能量约50keV，剂量约2*1013-2*1014离子/cm2。然而，如果希望在P区14中获得其它掺杂形状，可以调节注入条件。注入后执行退火以使注入的掺杂剂在高温下扩散，典型为1000℃进行4小时，以便获得N区13和P区14的期望扩散深度。图13示出了退火步骤后的结构。Havemann的美国专利也描述了上述制作N区和P区的工艺。
在“驱动”或退火步骤后，为了制作扩散区优选通过湿法化学刻蚀去除全部氧化层，即具有薄氧化层10的区域和具有厚氧化层12以及可能还有额外氧化层的区域，额外氧化层也恰在用于使注入的原子扩散的退火之前形成在硅片的表面。在去除氧化物之后硅片表面再次出现台阶。然后使用已知的LOCOS方法限定用于待制作的元件的有源区开口。因此首先优选使用热氧化方法在硅片的全部表面施加典型为15nm厚的薄氧化物阻挡层15，见图14。在该氧化层15上使用优选为LPCVD的方法淀积典型厚度200nm的较厚的氮化物层16。通过施加光刻胶层17并构图以限定元件区来光刻构图氮化物层16，将未被光刻胶17保护的区域中的氮化物层16刻蚀掉，见图14。优选使用合适的干法刻蚀工艺刻蚀氮化物层16，其选择性地只去除氮化物，保留其下的薄氧化物阻挡层15。
图14示出了三个分开的N区13，其中自左至右为待形成的横向PNP晶体管，电容和垂直NPN晶体管。氮化硅层16基本覆盖其中将形成横向PNP晶体管的基极连接，集电极和发射极的区域，其中将形成部分电极连接的区域，和其中将形成电极连接和电容器的介质层以及垂直NPN晶体管的有源区和集电极连接区的另一区域。
刻蚀掉光刻胶层开口的氮化物层16之后，以某种已知方法去除光刻胶层，在氮化物层16的开口中热生长约600nm厚的氧化硅层18，所谓场氧化物。在优选实施例中优选在典型为950℃的湿润气氛下生长场氧化物18。用作硅表面热氧化的阻挡层的氮化物层的存在导致氧化硅只在其中氮化物已被去除的那些区域内生长。由于氮化物层16的开口中一部分硅在其变成二氧化硅的过程中被消耗，这里的场氧化物18在衬底表面或在外延层9表面中部分凹陷，所谓“半凹陷”。结果示于图15a和15b，其中图15a表示将制作电容和NPN晶体管的区域，图15b表示将制作横向PNP晶体管的区域。在后一图中可以看见场氧化层18如何生长进入氮化硅层16的边缘区域下的材料中。场氧化层18的深度小于上述约1.2微米厚的外延层9的深度，使得在场氧化层的不同部分下面仍然有相当深的外延材料。
场氧化后用优选的湿法化学方法去除氮化物层16和氧化硅层15，之后热生长约30nm厚的氧化硅层15b，所谓KOOI氧化物，见图16。该层只在场氧化物18之间的区域中可见。然后在硅片表面淀积典型约60nm厚的多晶硅薄阻挡层19。在优选实施例中用LPCVD淀积多晶硅层。然而该阻挡层19可方便地用其它等同类型的硅形成，例如微晶或非晶硅。多晶硅阻挡层19的顶上是淀积的典型为250nm厚的氧化硅层20。在优选实施例中氧化层20是通过使用TEOS，四乙基原硅酸盐的热解的LPCVD淀积的。淀积后通过在湿润气氛中的退火操作使氧化物层致密，通常在800℃退火3小时。氧化物层20也由所谓LTO氧化物(低温氧化物)或PECVD氧化物(等离子体增强化学气相淀积)形成，因为该氧化层的目的只是用作随后包括刻蚀沟槽的工艺的硬掩膜，参见Eklund等的美国专利4958213。然而，在已知工艺中使用氮化物层，而不是氧化层20。
之后为在各待制作的元件或元件群周围限定电绝缘沟或槽，所谓沟槽，通过施加光刻胶层21并在其中制作开口来光刻构图得到的结构，见图16。在优选实施例中放置用于制作沟槽的开口使它们位于场氧化层18的顶上，并完全或部分覆盖硅表面表示P区或P阱14和N区或N阱13之间的连接的那些台阶，这些区主要位于外延层9中。
在未被光刻胶层21保护的那些区域上，向下刻蚀上面是氧化层20，中间为多晶硅阻挡层19，下面是场氧化层18的叠层到外延层9的表面。由几个步骤组成以分别除去不同材料的该刻蚀工艺优选为干法刻蚀。刻蚀工艺后，以已知方法去除光刻胶层21，由此根据由刚刚在最上面的氧化硅层20中光刻制作的开口限定的构图，进一步向下刻蚀穿过外延层9直到硅衬底1的表面制作深沟槽22。因此在这种沟槽刻蚀步骤中，该氧化层20用作掩膜层，硬掩膜。在优选实施例中，沟槽22约1微米宽，约6.5微米深。它们能被制作得使其侧壁在硅外延层9表面附近接近垂直，并且在向下贯穿时沟槽越来越窄，在它们的底部以弱的圆倒角终止，如图16所示。这种轮廓有利于随后用多晶硅填充或栓塞沟槽22和降低衬底1的机械应力，即降低衬底在深沟槽22处折断的可能，沟槽处可能易于破裂。这种沟槽也公开于国际专利申请PCT/SE98/00929。
根据上述在优选实施例中，起始材料是所谓外延片或外延芯片，即包括典型为几十mΩ-cm的电阻率的P+型高掺杂硅片的衬底，其上外延生长弱掺杂的P-型硅层。生长的外延层填充约6微米厚，电阻率10-20Ω-cm。因此沟槽的深度要使其总能向下到达P+高掺杂的硅本体材料，参见上述V.dela Torre等的文章。这确保沿沟槽22下部的高电场阈值，由此阻止漏电流沿沟槽22的包络表面流动。因此，由于P区14和N区13由沟槽分开，且元件将制作在N区内，进一步确保了待制作的不同元件之间的良好电隔离。在使用典型电阻率为10-20Ω-cm的P-型弱掺杂衬底1的情况下，在制作沟槽22的刻蚀之后进行额外的离子注入步骤，以便增加沟槽22的下部之下的电场阈值，即制作所谓“沟槽沟道停止层”。然后优选地以0度“倾斜角”注入硼原子，能量约20keV，剂量为5*1013离子/cm2，参见上述Eklund等的美国专利。依赖于制作沟槽22的工艺步骤的条件，可以调节上述注入步骤中的能量和剂量。用于弱掺杂衬底的这种情况下的工艺简要描述于P.C.Hunt等的文章“Process HEA highlyAdvancedTrench Isolated Bipolar Technology for Analogue and DigitalApplications”，proceeding of IEEE 1998，Custom and IntegratedCircuits Conference，New York，May 16-19。
完成沟槽的刻蚀之后，刻蚀掉氧化层20的剩余部分，“硬掩膜”。然后，紧下方的多晶硅层用作腐蚀停止层。选择留下多晶硅正下方的场氧化物部分18以及未触动的二氧化硅15b的腐蚀剂和腐蚀条件去除多晶硅19。由此保留了场氧化物厚度的良好均匀性。优选地该刻蚀工艺在完成沟槽22的刻蚀之后通过在多腔室系统或”簇系统”中顺序干法刻蚀来进行。
刻蚀沟槽22和去除二氧化硅硬掩膜20和多晶硅阻挡层19和氧化硅层15b之后，在湿润气氛中在约900℃热氧化硅片表面。然后也氧化沟槽22的侧壁，沟槽侧壁上氧化层23的厚度约为30nm，见图17。由此在芯片表面获得氧化物阻挡层24，其通过热氧化与沟槽侧壁上的氧化层23同时生长，厚度约30nm，在硅片表面尤其是将形成元件有源区的那些区域形成所谓KOOI氧化物的薄层。在氧化物阻挡层24的顶上优选通过LPCVD淀积氮化硅薄层25，见图18。也使用LPCVD通过优选为TEOS的热分解在其顶上淀积另一氧化硅层26，约30nm厚。由于使用LPCVD获得的保形淀积，也发现对应于氮化物层25和获得的氧化层25的表面层沿着沟槽22的包络表面和底部。最后，厚度约1.5微米的基本未掺杂单晶硅的厚层27也使用LPCVD淀积在芯片表面上，使得所有沟槽22被该硅层完全填充。在优选实施例中使用单晶硅，因为其给出了更好程度的填充。
淀积单晶硅或多晶硅层27之后，通过干法刻蚀在硅片的全部上和外表面上去除该层，见图18，使得材料从该硅层只保留在沟槽22中。在优选实施例中在位于单晶硅层27下面的氧化层26被暴露在硅片的上和外表面部分时，停止该刻蚀过程。由此避免了作为沟槽22中的填充材料的单晶硅或多晶硅的不必要的过刻蚀。在该步骤后仍可发生沟槽22没有保持被完全填充的情况。
完成刻蚀之后，硅片在湿润气氛中在约950℃热氧化。然后氧化在其上表面的填充沟槽22的硅27，由此在沟槽的开口或口中延长约0.4微米厚二氧化硅的绝缘层，所谓“帽盖氧化物”，见图19。用作氧化阻挡层的已有氮化物层25阻止硅片的其它部分被进一步氧化。然后，在芯片上表面上的顶部薄氧化层26和紧邻位于其下面的氮化物层25通过顺序的干法刻蚀去除。该干发刻蚀停止于紧邻位于氮化物层25下面的层，即当阻挡氧化层24和场氧化区18的表面暴露时。
沟槽22也用例如氧化硅的电绝缘材料填充。因此，这时没有施加单晶层27，而是以更厚的厚度施加氧化硅层26，图中未示出，使得例如使用SACVD(“SubAtmospheric Chemical Vapour Deposition)完全填充沟槽22。通过合适的干法刻蚀工艺刻蚀掉该氧化硅层，直到在沟槽22的开口获得平坦表面。与该平面化刻蚀步骤连接，在平坦或水平部分上氧化硅层正下方的氮化硅层25也被除去，该氮化硅层用作刻蚀工艺的腐蚀停止层。这种情况下不需要用于形成沟槽开口或口中的二氧化硅绝缘层28(所谓“帽盖”)的热氧化。氮化硅层25保留在沟槽22中，用作填充材料中可能含有的杂质的扩散阻挡，类似于上述用单晶硅填充的情况。
象一开始提到的，已知N+型底扩散区用作NPN晶体管的低电阻集电极电极。为了确保在硅表面的集电极连接端子和掩埋的底扩散区5之间的低阻抗，形成所谓集电极栓塞。通过在芯片的全部表面施加光刻胶层31并构图该层来光刻限定上述栓塞，见图20a，使得光刻胶层31中用于栓塞区30’的开口形成在所考虑的元件区上。在优选实施例中底扩散区5也用作同时制作的平板电容器的一个电极。因此，在该工艺步骤中也在光刻胶层中限定用于电极区30″的开口，电容器将制作在该区域中且该区域包括两个分开的到N+型掩埋区5的连接栓塞，以便降低到该掩埋的底扩散区5的串联电阻，其形成与一个电容器电极的连接的一部分。光刻胶层31中的开口30’，30″被做得覆盖场氧化层区之间的全部区域，这也意味光刻胶层的剩余部分覆盖场氧化层18的区域之间的其它全部区域。换句话说，该条件是光刻胶层中开口的边缘总是位于场氧化层18的区域之上。还在用于待制作的横向PNP晶体管的基极连接的区域30上提供开口，见图20b。
构图光刻胶层31之后，在光刻胶层31的开口中掺杂，即在用于集电极栓塞区30’的开口，用于电容器电极的区域30″处的开口，用于基极连接的区域处的开口30中掺杂，使这些区域被强掺杂到N型，如图20a和20b的箭头所示。施主原子由+号31’表示。该掺杂步骤优选提供离子注入例如磷完成，注入能量约50keV，典型剂量为5*1016离子/cm2。重要的是选择该注入的能量使得在注入步骤中引入硅中的缺陷的位置不会向下贯穿超过由场氧化层18的底部或下表面限定的深度，即从硅片表面以向下方向看去，场氧化层终止的深度。如果缺陷向下延伸更深，可导致在基-射结和/或基-集结附近产生位错，并在待制作的NPN晶体管中产生相关的泄漏问题。因此，根据前述用于制作场氧化层18的场氧化步骤的条件，必须对注入的能量和剂量作一些调整，特别参见前述国际专利申请PCT/SE98/00929。
注入后，优选通过干法刻蚀去除注入区顶上的薄氧化物保护层24，见图20a和20b。然而，可以看到该氧化层24保留在被光刻胶层31覆盖的那些表面区上，即，随后将限定基区36’的双极NPN晶体管的那些区域上，见图21a。以已知方法去除光刻胶层31，由此在优选的例如含氮气或Ar的非氧化性气氛中，在典型地900℃退火硅片半小时以便将在注入中引入的掺杂剂驱动到材料中或者说扩散到材料中。图21a和21b示出了退火步骤后得到的N+型集电极栓塞31″，一个电容器电极32及其连接32’，也是N+型，和用于横向PNP晶体管的掩埋基极连接层5的连接的栓塞32″。
退火完成后通过在稀释的氢氟酸中短时间刻蚀硅片，去除形成用于电容器的区域30″，用于NPN晶体管的集电极栓塞31″顶上的区域30’和用于PNP晶体管的基极连接的区域30中的可能的薄氧化层。紧随该刻蚀之后，优选通过LPCVD在硅片上淀积薄氮化硅层34，见图21a和21b。该氮化硅层34在制造工艺中用于两个特殊的目的i)氮化硅层34的硅片表面区域直接接触的区域，包括在电容器区30’和将形成一个电容器电极的区域中的区域，将用作待形成的电容器的介质层。由于氮化硅的介电常数比二氧化硅更高(约为2倍)，使用氮化硅介质的电容的单位表面织电容值比使用二氧化硅介质的电容高。氮化物的厚度适于使电容器厚度约2.4fF/μm2d的电容值。这对应于使用LPCVD淀积约27nm厚的氮化物层34。
ii)淀积在有源区36’中剩余氧化物层24顶上的氮化硅层34的部分，这里以后将形成到待制作双极NPN晶体管的基极连接，使绝缘介质的厚度增大，因此使集-基结的寄生电容更小。
在施加氮化物层34之后，见图21a和21b，通过施加光刻胶层35然后制作位置适当的开口来光刻构图硅片，以便限定用于待制作的NPN晶体管的基区36’的开口，限定用于待制作的横向PNP晶体管的集电极和发射极的开口37”、37，和限定到P区或P阱14中与衬底接触的连接的开口。限定待制作的NPN晶体管的基区36’的开口位于没有场氧化层18存在的区域上，使开口的边缘位于距离场氧化层18的区域不太远的距离处。用于待制作的横向PNP晶体管的集电极和发射极的开口以相同方式放在没有氧化层18存在的区域上。然而，开口的边缘邻近或接近场氧化层18的边缘，见图21b。这些开口也位于N区13上以及位于N+型底扩散区5之上。相反，用于衬底连接(37’)的光刻胶层35中的开口位于P区14上以及P-型底扩散区8之上。
优选通过干法刻蚀在光刻胶层35中刻蚀开口。该干法刻蚀步骤顺序地执行，首先去除氮化物层34。之后刻蚀去除下面的氧化物层24。当硅片表面暴露时停止该刻蚀工艺。该构图步骤，特别是这里所述的工艺，降低了待制作的NPN晶体管的基区面积，该面积在这里由光刻胶层35中的开口边缘限定，否则将由场氧化层中的开口限定。此外，避免了在NPN晶体管中制作的基区位于与场氧化层边缘几乎接触的位置，由于来自N区或N阱13的掺杂剂的“堆积”，该处的掺杂剂浓度增大。通过获得很好限定的开口，用于制作在场氧化层18的区域之间的氮化物层34和氧化层24中的开口的构图是为了降低待制作的NPN晶体管的集电极和基极之间的电容，氮化物层的剩余部分用于形成待制作的电容器的介质层。而且，相同的构图步骤可用于限定待制作的横向PNP晶体管的发射极和集电极之间的距离。该工艺的优点是这里的发射极和集电极之间的距离被很好地限定了，同时发射极和集电极开口做得很小，这降低了这些淀积之间的电容耦合。否则该距离由场氧化物条形18限定，见图21b。
上述工艺的优点是由在形成一个电容器电极的栓塞32的顶上的氮化物层形成的电容介质与限定待制作的NPN晶体管的基-射区36’的层同时形成，同时降低了该NPN晶体管的集电极和基极之间的电容引起的寄生效应，而且由于是光刻限定的，很好地在待制作的NPN晶体管中限定了基射区36，也很好地在待制作的横向PNP晶体管中限定了发射区和集电区之间的距离。
在刻蚀用于限定待制作的NPN晶体管的基区36’、待制作的横向PNP晶体管的集电极窗口37”，37和衬底连接37’的氮化物层34和氧化物层24之后，以一已知方法去除光刻胶层35。之后在优选实施例中，优选通过LPCVD在硅片的整个表面上淀积约200nm厚的非晶硅薄层38，见图22。硅层38也可由微晶硅或多晶硅形成，该层在以后的工艺中形成连接待制作的NPN晶体管的基极的导电路径，待制作的电容器的上电极，连接待制作的横向PNP晶体管的发射极和集电极的导电路径以及到衬底接触的连接。
在随后的离子注入中，如图22的箭头所示，非晶硅层38被掺杂为P-型重掺杂。在优选实施例中该离子注入步骤通过优选注入BF2完成，注入能量为50keV，剂量约2×1016离子/cm2。调节注入工艺的能量使注入的硼原子不会向下达到外延层9的表面。根据之前淀积的非晶硅层38的厚度及其性质可以改变注入剂量和能量。其它硼化合物和/或原子硼也可用于该硅层的离子注入。这时能量和剂量必须调整至合适值。
在非晶硅层38顶上淀积典型为150nm厚的氧化硅层39，见图23a和23b。在优选实施例中通过PECVD淀积该氧化层39，但也可通过合适的CVD方法淀积其它类型的所谓低温氧化物，例如LTO。在优选实施例中在淀积氧化层39时保持低温使非晶硅层38不会重结晶。在制作用于连接NPN晶体管基极的导体时使用在通过PECVD淀积的氧化硅保护层39下面注入了BF2的非晶硅的优点描述于国际专利申请PCT/SE96/01511。
淀积氧化硅层39后，硅片表面涂覆光刻胶层40并光刻构图以限定40’所示的区域，该区域包括在电容器区30”中，并用于待制作的平板电容器的上电极，该上电极位于氮化物介质34的顶上，氮化物介质34存在于整个区域30”中，由此区域40’被光刻胶层40覆盖。此外光刻胶层40的区域覆盖在用于待制作的NPN晶体管的起始基-射区36’的周围，还覆盖用于衬底接触连接的区域37’、用于集电极电极的区域37”、用于横向待制作的PNP晶体管发射极电极的区域37。使用现在施加和构图的光刻胶层40作为掩膜，刻蚀光刻胶层开口中的氧化硅层39和其下的非晶硅层38。优选通过在多腔室系统或“簇系统”中顺序干法刻蚀来完成所述刻蚀工艺，该工艺在氮化硅层34完全暴露在光刻胶层40开口中和区域40”中时停止，在光刻胶层40的开口中存在氮化硅层，例如位于场氧化物顶上，在区域40”中形成穿过掩埋扩散区到待制作的电容器下电极的连接。结果示于图23a和23b。在优选实施例中调整该刻蚀顺序，使得在称为所谓过刻蚀步骤的最后步骤的刻蚀工艺期间，用于起始基-射区36’的开口中衬底被消耗约20-40nm厚的硅。
刻蚀完成后，在将形成NPN晶体管集电极的区域进行附加的掺杂以减小所谓“基区扩展”并由此提高晶体管的高频特性，参见M.C.Wilson，″the application of a selective implanted collectorto an advanced bipolar process″，ESSDERC’90，Nottingham，September 1990.在优选实施例中，通过离子注入磷进行该掺杂，如图23a和23b中箭头所示，优选以两步步骤完成。在第一步以约200keV的能量和约1×1012离子/cm2的剂量注入磷。在第二步以约460keV的能量和约1.8×1012离子/cm2的剂量注入磷。可以改变两步注入的相互顺序。在实际制造工艺中各注入剂量和能量总有微小的调整以补偿微小的工艺变化，例如外延层9厚度的微小变化。可以观察到掺杂剂与起始基-射区的开口36’对准，和在注入工艺中光刻胶层40保留在硅片上以阻止优选为磷的掺杂剂从不希望的地方进入外延层9中。因此，在完成工艺步骤后在所谓外基区即沿区域36’边缘的区域的下面，没有任何增大的集电极掺杂，在该处P+非晶硅层38与外延层9表面接触。因此保持待制作的NPN晶体管中集电极和基极之间的低电容。
注入之后，以一已知方法去除光刻胶层40，在硅片表面淀积约20nm厚的薄二氧化硅层42，使其特别覆盖起始基-射区处的开口36’，见图24。在优选实施例中优选在800℃的湿润气氛下热氧化淀积该氧化层。在该氧化步骤，先前施加的根据上述用PECVD在低温下淀积的氧化硅层39将在非晶硅层38的表面边缘或垂直自由侧壁上形成二氧化硅层41的同时致密化。在其中包括退火步骤的氧化中非晶硅层38转变为多晶硅，即部分结晶，同时注入的硼重新分布。先前的非晶硅层38以后将称为P+型多晶硅层。结果示于图24。
在根据上述制造氧化硅层42之后，优选在硅片中注入硼，如图24所示，以便产生待制作的NPN晶体管的内基区或有效基区。在优选实施例中以约10keV的能量和约7×1013离子/cm2的剂量离子注入硼。最上面施加的氧化层42厚度的微小变化导致注入能量和/或剂量的相应调整。只在只有氧化硅42位于外延层9上表面正上方的地方，即起始基-射区36’中，注入只穿过不同施加的氧化物、硅和氮化物层。
上述基区注入之后，优选在800℃的湿润气氛热氧化硅片约20分钟，这进一步降低了硼原子的表面浓度。在优选实施例中通过LPCVD在硅片上保形淀积约180nm厚的氮化物层44，见图25a。在优选实施例中，使用特殊的各向异性干法刻蚀工艺刻蚀该氮化物层，直到氮化硅的侧条或所谓“间隔层”45以已知方式保留在氮化硅层44中存在较大台阶的那些地方，如在用于待制作的NPN晶体管的起始基-射区36’的开口处。在该刻蚀步骤中，不但氮化物层44被刻蚀掉，而且位于最后施加的氮化物层44正下方的那些区域的以前施加的氮化物层34也被刻蚀掉。当暴露出场氧化层18的表面和氧化硅层42的表面时，停止刻蚀。在该氮化物层44的刻蚀工艺中形成的起始基-射区36’中的开口将形成所谓发射极开口36”。在制造完成后，制作的NPN晶体管的发射极将通过多晶硅层表面边缘的氧化层41和氮化物侧条45与P+型多晶硅38分开。在刻蚀中硅表面也暴露在区域40”中，这里将形成到待制作的电容器的下电极的连接。硅表面也暴露于区域45’中，这里形成到待制作的横向PNP晶体管的基极连接，见图23b。
之后，只在发射极开口中可见的剩余氧化硅层42通过湿法化学刻蚀或干法刻蚀去除。在优选实施例中使用两步干法刻蚀，首先是通过在Ar/CHF3/CF4等离子体中的RIE(反应离子刻蚀)去除氧化层42，随后是在Ar/NF3气氛中柔和的原位各向同性硅刻蚀，以去除先前BIE步骤带来的辐照损伤和杂质。在Ar/NF3气氛中的刻蚀步骤从外延层9的自由表面即发射极开口36”中的内基极去除了约150-200厚的硅。由于该刻蚀步骤影响了内基极轮廓，需要根据对待制作晶体管的电流增益因子(Hfe)的要求稍微修改刻蚀深度。
在图25b的另一实施例中，其中使用所谓“牺牲间隔层”，用厚度约50nm的较薄的氮化物层144替代氮化硅层44。该氮化物层144也通过优选的LPCVD保形淀积在硅片上。在该氮化物顶上淀积约150nm的氧化硅层148。可由PECVD-TEOS氧化物或SACVD氧化物构成的该氧化硅层148接近保形地淀积在硅片上。氧化层148的特征在于在低温例如约400℃制作，因此它不是由化学计量组成的氧化硅构成的，而是具有相当多的“孔”。上述特性用于以下步骤。
淀积步骤后使用各向异性干法刻蚀刻蚀氧化层148及其下面的氮化硅层144。在这所述的情况下，使用三步RIE工艺进行再刻蚀(re-etching)，其中首先在Ar，CHF3和CF4的混合气体去除氧化层148。当氮化物层144暴露出平坦水平表面，例如在场氧化区18顶上的氮化物表面处，且多孔氧化层148的侧条保留在垂直表面上时，停止刻蚀。之后在步骤2，使用所得的氧化物侧条作为掩膜，原则上刻蚀掉所有水平表面上的氮化物层144。当暴露出发射极开口中氧化硅层42和场氧化区18的表面时，停止刻蚀工艺。与优选实施例类似的是在步骤3中，通过RIE去除发射极开口中的剩余氧化层42，随后是在Ar/NF3中柔和的硅刻蚀以去除表面杂质和辐照损伤。干法刻蚀后发射极开口由“多孔”氧化物/氮化物/氧化物148，144，39组成的复合侧条或间隔层包围。用HF(氢氟酸)短时间处理复合侧条去除最外面的“多孔”氧化物，而不会明显腐蚀热氧化区。优选地，在用于此目的的设备中在HF蒸汽里进行“多孔”氧化物的去除，例如“FSI/Excalibur”，但也可使用基于HF的湿法化学浴。刻蚀工艺后，所得的侧条将不具有基本三角形的剖面，其剖面更象一个“L”，见图25b。
上述包括所谓“牺牲间隔层”的方法的优点是P+型多晶硅层38中的开口不会变窄。由此有利于随后的淀积和掺杂剂从N+型多晶硅46向外扩散，即抑制了所谓“多栓塞效应”(poly-plug effect)。
图25c底部是根据结合图25a描述的实施例制作的NPN晶体管的剖面图，即在发射极开口中留有氮化物侧条。图25d的结构表示使用包括上述讨论的“牺牲间隔层”的方法制作的结构，见图25b。其剖面图通过透射电子显微镜XTEM拍摄。
在发射极开口36’’中、待制作NPN晶体管的集电极栓塞31”处、下电容器电极32的区域40”中的接触区处和待制作的横向PNP晶体管的基极连接处暴露了微晶硅表面之后，通过LPCVD淀积约250nm厚的多晶硅层46，见图26a和26c。多晶硅层46优选通过离子注入砷或磷来掺杂，如图26a和26c中虚线箭头所示。可观察到图中示出了下面将叙述的最后构图之前(虚线)和之后(实线)的多晶硅层46。
在优选实施例中在对前面刚刚施加的多晶硅层46执行下面将叙述的构图之前，该离子注入分三个步骤。在第一步，以约3×1015离子/cm2的剂量和约50keV的能量在硅片上总体地注入砷。通过施加光刻胶层48和在其中形成开口来光刻构图硅片，在以后将限定所谓RHI的高阻抗电阻的硅片部分留下光刻胶层48。使用该光刻胶层48作掩膜进行另一砷注入，但这一次剂量为约1.2×1016离子/cm2，能量为约150keV，见图26b。可以看到硅片上除了用于高阻抗电阻RHI的区域以外的所有区域都获得两次注入。
之后再次光刻构图硅片，限定用于低阻抗电阻RLO的区域。在这时，未示出的用于这次构图步骤的光刻胶层保留在硅片表面除用于低阻抗电阻RLO的开口以外的所有部分上。使用该光刻胶层作掩膜进行磷注入，剂量为约4×1015离子/cm2，能量为约25keV。图中未示出这些操作，可以参看图26b。完成这里的制造步骤后，上述注入过程获得了表面电阻约500Ω/□的高阻抗电阻RHI和表面电阻约100Ω/□的低阻抗电阻RLO。当然注入剂量和能量可以有小的调整以补偿其它工艺变化。
完成多晶硅层46的各个掺杂后，如上所述以常规方法构图该层。然后分别限定用于待制作的NPN晶体管的发射极49’和集电极50’的接触区、用于待制作的平板电容器下电极的接触区51’(见图26a)、待制作的横向PNP晶体管的基极连接51”(见图26b)和低阻抗电阻RLO52’和高阻抗电阻RHI53’，见图26b。在多晶硅层46和发射极开口49”中的微晶硅表面直接接触的这些区域，在制造工艺的以后阶段在“驱动”发射极，即，使多晶硅层46中的掺杂剂扩散到内基极中时，该高掺杂多晶硅层将用作掺杂剂源。使用构图的光刻胶层作为掩膜，图中未示出但在图26a和26c中部分可见，刻蚀N+掺杂的多晶硅层46，直到暴露正位于下面的场氧化区18的表面。该刻蚀工艺优选在Cl2、HBr和O2构成的等离子体中通过RIE进行。刻蚀多晶硅层46后，以一已知方法去除光刻胶层。
之后刻蚀掉位于前面制作的P+型多晶硅层38顶上的氧化层39。该刻蚀工艺优选通过干法刻蚀进行，可以在表面总体地进行，或者以优选方式在光刻限定相应部分之后进行，如下所述。
由此在优选实施例中，首先光刻构图硅片，并在施加在多晶硅层38和其它区域以及后来施加的多晶硅层46的区域上的其它地方上的光刻胶层52中形成开口，见图27a和27b。在Ar、CHF3和CF4组成的等离子体中通过干法刻蚀例如RIE刻蚀去除光刻胶层52开口中的氧化层39。在多晶硅层38已经暴露在开口中时，停止刻蚀。不包括总体地刻蚀而是在刻蚀前光刻构图的该工艺的优点是场氧化区18被光刻胶层52保护，因而保持完整，否则场氧化区18将在干法刻蚀步骤被腐蚀。另一优点是氧化层39留在不希望有硅化物(见下文)的那些区域上，例如在用于待制作的横向PNP晶体管的发射极的区域52’，见图27b。这使该工艺的再现性更好。图27a和27b示出了根据上面刚刚描述的工艺刻蚀氧化物后的结果。
刻蚀工艺结束后，以一已知方法去除光刻胶层52。之后在硅片表面淀积约30nm厚的薄氧化硅层56，见图28a和28b。在优选实施例中通过热解TEOS形成该氧化物的淀积。然而可以使用其它方法例如LTO或PECVD淀积该氧化层。在现在施加的氧化层56上优选通过LPCVD淀积约100nm厚的氮化硅层58。该氮化硅层是保形施加在硅片上的。
淀积氮化物层58后在高温下退火硅片以使先前注入的掺杂剂扩散并激活它们。在优选实施例中该退火操作分两步进行。首先在氧气和氮气的混合气体中在850℃的炉中退火约30分钟，以使掺杂剂更均匀分布在注入层中。之后在所谓RTA(快速热退火)设备中硅片在氮气气氛中在约1075℃再次退火约16秒。在优选实施例中使用RTA设备中的“热衬里”以控制在使掺杂剂扩散的该步骤期间的温度。在RTA设备中进行处理的扩散温度和持续时间根据待制作晶体管所需的数据作些改变。可观察到，在该退火操作期间氮化硅层和氧化硅层保留在硅片上作为保护层以防止注入的掺杂剂扩散到四周。
在该退火操作中，注入到N+型上多晶硅层46中的砷将通过扩散贯穿到内基极中并形成基-射结61’。在这里所述的整个制造工艺中，发射极深度约60nm，发射极下面内基极的其余厚度约100nm。外延微晶硅层9表面和N+型多晶硅层49’之间接触区中发射极开口中的砷浓度约4×1020原子/cm3。基-射结中内基极内硼的相应浓度为8×1017原子/cm3。
同时，注入P+型多晶硅层38中的硼由于扩散贯穿到内基极中并连接到内基极。在这里所述的整个制造工艺中，外基极深度约200nm，P+型多晶硅层38和外延微晶硅层9之间边界表面中相应的硼浓度约2×1019原子/cm3。由此获得的P+型高掺杂区称为外基极。通过硼扩散出P+型多晶硅层38类似地形成衬底接触60’，见图28a。类似地形成用于待制作的横向PNP晶体管的集电极电极62”和发射极电极62，见图28b。
图29表示通过SHIMS测量的N+多晶硅发射极下面的掺杂轮廓。多晶硅厚度由图29左边的阴影部分表示。在分析中发生从发射极产生的砷信号的一些扩展。因此，砷边缘的后端延伸到已捕获的硼信号(表示基极的扩展)中的深度要大于实际深度。
在使掺杂剂扩散的退火操作之后光刻构图硅片，使构图后光刻胶保护层60只保留在电阻RHI和RLO的电阻体之上，见图30。电阻的端部将暴露。构图光刻胶层60之后刻蚀去掉表面部分中未被光刻胶60覆盖的氮化硅层58和氧化硅层56，通过各向异性干法刻蚀进行，使得所谓间隔层或侧条54沿N+多晶硅层46的边缘形成，见图28a。在氧化层39留在例如待制作的横向PNP晶体管发射极上的情况下，在去除层56后，暴露这些部分前，停止刻蚀该氧化物，以避免形成硅化物，见图28b。这里所述的在薄氧化硅层上制作所谓氮化硅间隔层的工艺基本类似于H.Norstrom等的美国专利4747484描述的制造工艺。在优选实施例中使用各向异性即与方向有关的等离子体刻蚀工艺来去除氮化硅层。当硅片的水平场氧化区18上的全部氮化硅被去除时，停止优选使用气体SF6、HBr和氧气的该刻蚀工艺。因为氮化硅层58以非常保形的方式淀积，即在全部表面有均匀厚度的覆盖，在刻蚀工艺后，氮化硅条形，间隔层，将沿硅片表面上锐的台阶或台架保留，这是通过构图的N+多晶硅层46制作。之后通过RIE刻蚀薄氧化硅层56，则侧条或间隔层54获得它们最后形状。当N+多晶硅层46和P+多晶硅层38的表面都暴露时，停止优选使用气体Ar、CHF3和CF4的刻蚀工艺。
之后以一已知方法去除光刻胶层60。结果示于图28a，28b和31。后一幅图是在使基极和发射极的掺杂剂扩散进入相邻材料中之后和刻蚀以制作侧条之后将制作NPN晶体管的区域的放大图。从图31可见，由氮化硅层34和氧化硅层24中的开口光刻限定的外基区与最邻近的场氧化区18的边缘很好地分开。因此，由前面结合图16的描述所示，在待制作的NPN晶体管中集电极和基极之间的电容降低了。
在去除光刻胶层60之后，如果需要，可向N+多晶硅层46和P+多晶硅层38提供薄硅化物层以降低导体到待制作元件的不同电极区的阻抗-这些导体被硅化物层旁路。该硅化物层可由例如PtSi，CoSi2或TiSi2组成。在优选实施例中使用二硅化钛TiSi2，其使用所谓“自对准方法”形成在暴露的硅表面上。由于电阻本体未暴露而是用剩余的氮化硅层58保护起来，其上面没有硅化物。
在这种自对准硅化物(“SALICIDE”)中，见Brighton等的美国专利4789995，和Shibata的美国专利4622735，在硅片表面优选通过溅射淀积薄金属层70，这里是约50nm厚的钛层，见图32a，32b。在RTA设备中在氮气气氛里使金属层与暴露的硅在约715℃的高温下反应较短时间，约20秒。在某些情况下可使用氧气和氨气的混合气体。之后通过湿法化学方法从施加金属前未暴露硅表面的那些部分去除未与硅反应的钛。选择性去除未反应的钛的刻蚀步骤只很小程度地影响硅化钛。在湿法化学刻蚀工艺后，在约875℃退火硅片约30秒，形成二硅化钛的低电阻形式。因此形成的表面电阻约2-5Ω/□的硅化物层将只存在在先前暴露的硅片的硅表面上，即与这些表面自对准。
硅化后，淀积氧化硅的钝化层80，见图33。该氧化层80优选由可通过热解或PECVD淀积的TEOS基氧化物构成。将在以后使用所谓抗蚀剂背面刻蚀(REB)平面化的氧化层80淀积到约1微米厚。之后在硅片表面施加从大的平坦部分测量厚约1微米的光刻胶层，图中未示出。。在约190℃加热光刻胶层几分钟。由于光刻胶的表面光滑特性，不管可能较不平或粗糙的下面表面形貌如何，其上表面相对平坦。然后等离子体刻蚀硅片以去除该光刻胶层，并以相同速度突出或突起氧化硅钝化层80。由此作为在完全去除光刻胶层之后获得的最后结果，钝化氧化层80的表面获得了平坦的形貌，即表面更平坦和水平。这种平面化方法(REB)描述于A.C.Adams，C.D.Capio，“Planarization phosphorous doped silicon-dioxide”，Journalof the Electro-chem.Soc.，Vol.128，1981，pp423 ff.
之后平面化的氧化层80涂以约400nm厚的掺杂氧化硅层82。由TEOS基氧化物形成的该氧化层82，为了与扩散的Na离子容易结合，优选掺杂约4％的磷以获得所谓除气剂(gettering)。其它掺杂剂组合也可使用，例如3％硼和6％磷。然后优选通过PECVD在掺杂的氧化层82顶上淀积约250nm厚的未掺杂的TEOS氧化物层84。该氧化硅层在后面用作所谓硬掩膜。然后在700℃在氮气气氛中退火约40分钟，使氧化硅层致密。替换地，使用在875℃20-30秒的RTA工艺。该RTA工艺也可替换前面用于制造低电阻二硅化钛的退火。
然后在优选实施例中光刻构图硅片，以限定深衬底接触。这通过首先用各向异性等离子体刻蚀将施加的光刻胶层81的构图转变成下面的氧化层84(82，80)来获得。以已知方法去除光刻胶层81，通过干法刻蚀获得向下到衬底(9，1)中的约7微米深的孔85。该工艺类似于为隔离而刻蚀沟槽22所述的工艺。在刻蚀用于接触衬底1的孔85时，最上面的氧化层84，所谓硬掩膜，将完全或部分消耗。图33示出了刻蚀衬底连接后的结果。
在刻蚀衬底连接孔85后，在硅片中以约3×1015离子/cm2的剂量和约30keV的能量注入硼，如图33的箭头所示。调节注入能量使硼原子被钝化氧化物掺杂层82阻挡，只能通过首先穿过孔85的开口贯穿到硅衬底中。注入后在典型为875℃的氧气气氛中退火硅片约30秒。在上述制造射频IC电路的过程中制作和实现深衬底接触的优点描述于国际专利申请PCT/SE97/00487。
在注入和退火后，硅片再次涂覆光刻胶层，这次为有源和无源元件构图接触孔，见图34a和34b。然后使用各向异性等离子体刻蚀在叠层氧化层82，80中制作接触孔86，87。由于下面的形貌引起的接触孔的不同深度，刻蚀使用固定的持续时间。因此根据形貌的不同，一些连接层比其它层要经受更强的过刻蚀。刻蚀接触孔后以已知方法去除光刻胶层。这时限定了用于连接到衬底1的接触孔86和用于连接到无源和有源元件的接触孔87。结果示于图34a和34b。
然后硅片上通过溅射涂覆两层结构或三层结构，涂覆的结构包括底部约100nm厚的Ti层和上面约50nm厚的TiN。在优选实施例中通过在所谓“离子金属等离子体”设备(IMP设备)例如“Vectre Source”(Applied Materials公司的商标)中进行溅射来淀积Ti层，以便更好地淀积在深衬底接触孔85的底部。通过反应溅射，例如在Ar和N2的混合气体中，淀积TiN层。可使用所谓校准方法，也称为相干溅射来进行。也可类似于Ti层通过使用IMP-Vectra Source的反应溅射来淀积TiN层。
在淀积接触金属层Ti和形成下面金属层的阻挡层的金属氮化物层TiN之后，硅片在高温下退火，由此Ti层在存在自由硅表面的地方即衬底接触孔中与下面的硅反应、或与硅化钛层即用于元件的接触孔中硅化钛层反应。在优选实施例中，在N2和H2的混合气体中在通常约600℃的炉中退火约半小时。或者，在例如N2或氨气气氛中，在RTA设备中在更高的温度下用更短的持续时间退火。这也能用于增强深衬底接触中的阻挡，使注入的硼原子扩散到衬底材料中。
之后通过CVD淀积约1微米厚的钨层。该淀积工艺具有良好的保形性，在硅片的整个表面进行。由此所有接触孔被钨完全和保形地填充。紧接在钨的淀积工艺之后是再刻蚀步骤，用于从硅片的平坦即水平部分除去全部钨。当TiN层暴露时停止刻蚀工艺。因此钨保留在接触孔中，形成所谓接触栓塞。
之后淀积包括约50nm TiN的第一导体层，其淀积方法与上述的相同，并覆盖约600nm厚的铝层。铝层通过溅射淀积，优选包括约0.5-2.9％的铜以抑制电迁移。根据所需的应用，这些金属层的层厚可以改变。铝层上面通过反应溅射淀积通常约50nm厚的TiN薄层，以利于以后的构图和抑制所谓“小丘(hillocking)”(向上皱缩“buckling up-wards”)。之后光刻构图Ti/TiN/Al-Cu/TiN组成的金属层结构，然后通过干法刻蚀限定元件之间的连接。
通过在第一连接层上淀积钝化层，更多的金属层可加入到工艺中，其上使用光刻和干法刻蚀限定通孔连接。之后根据上面的描述通过溅射淀积Ti/TiN两层结构，根据上述工艺用钨栓塞通孔开口。通过溅射淀积TiN/Al-Cu/TiN叠层组成的第二金属层结构。使用光刻和干法刻蚀限定连接层。如果需要更多的连接层，可以重复上述过程。根据金属系统和电路应用的复杂性，使用的Al-Cu层的厚度可从几百纳米改变到几微米。在电路中集成有平坦线圈的情况下，使用例如Al-Cu的较厚导体层的多层金属系统是有利的。国际专利申请PCT/SE97/00954描述了在制造用于RF-IC应用的平坦线圈的过程中使用并联连接、且位于用沟槽开槽的衬底上面的几个金属层的制造工艺。
图35a表示工艺中加入几个金属层之后的最后结果。图35a最左边是制造的平板电容器“CapDn”的剖面图。其电极通过下面N+掺杂的微晶硅层和位于氮化物介质层顶上的P+多晶硅层形成。电容右边是横向PNP晶体管，它利用P+多晶硅形成发射极和集电极。基极连接由从表面开始的N+型栓塞扩散区与N+型底扩散区串联形成。最右边是制造的NPN晶体管的剖面图，和N+多晶硅制造的电阻。可看到，硅衬底中的所有元件通过深沟槽彼此隔离。孔85中填充钨的深衬底接触孔和/或通过从P+多晶硅扩散制作的衬底连接合适地位于围绕各元件区的隔离沟槽22之间，以获得最佳的电解耦。
从图35a可见，除了已描述的电容CapDn，在最上面金属层之间还集成了另一个电容CapMIM。调整使用PECVD氮化物作为介质层的形成该金属-金属电容器CapMIM的制造工艺，以便使用钨栓塞的通孔。将后一电容集成在总体制造工艺中的方法的优点描述于国际专利申请PCT/SE95/00619。
图35b与图35a的结构相同，但没有电隔离不同元件的沟槽22。不同元件在电路板表面上的隔离结构是根据图35、只通过P-型掩埋区8和P区或P阱14构成的。这时，在注入用于制作P区14的硼时，使用上述范围内的高限剂量，即，1×1014离子/cm2，以在P区中获得足够高的电导率和不同元件区在电路板表面上的良好的隔离。在制作图35b的结构时，省略上述步骤，这些步骤只对沟槽22的制作是必须的，即，施加光刻胶层21和在其中适当位置制作开口，干法刻蚀以在硬掩膜即氧化层20中制作向下穿过多晶硅阻挡层19和场氧化层18的开口，去除光刻胶层21，刻蚀沟槽22，刻蚀沟槽后用于提高电场阈值的任选的离子注入步骤，刻蚀去除氧化层20的剩余部分，刻蚀去除多晶硅层19，淀积微晶硅或微晶硅层25以填充沟槽22，刻蚀去除硅层27，热氧化硅片以便为了在沟槽开口或口中制作二氧化硅绝缘层或帽盖氧化物28而氧化沟槽22中的硅27。然而，在制作层23时，必须执行上述使沟槽22侧壁氧化的硅片表面的热氧化，见图18，因为在氧化过程中KOOI氧化物层24形成在有源区表面上。
在图36中示出最后制作的电路的透射电子显微镜照片，其中深衬底接触用钨填充，并且可以看见由沟槽隔离的多晶硅电阻和NPN晶体管。
在图37上部，可以看见沿硅片表面水平延伸的不同元件区。在剖面图中NPN晶体管沿垂直于纸面的深度方向延伸。相反，横向PNP晶体管具有发射极位于中央的方形形状。
尽管这里描述和说明了本发明具体实施例，本领域技术人员可进行各种附加的修改和改变，并获得附加的优点。因此，本发明不局限于这里表示和描述的具体细节、代表性器件和实施例。因此，在不背离由权利要求书及其等同物限定的本发明基本概念的精神和范围的情况下，可进行各种修改。因此应理解后面的权利要求希望覆盖落入本发明真实精神和范围的全部这种修改和变化。
权利要求
1.一种半导体器件，尤其是NPN型双极晶体管，其中，沿器件表面看去，器件表面的有源区被厚的场氧化区包围，其特征在于，所述有源区被不同于场氧化区的电绝缘表面层部分覆盖、且位于有源区中的基区被电绝缘表面层中通过光刻限定的开口所限定。
2.根据权利要求1的半导体器件，特征在于所述电绝缘表面层延伸并经过环绕的场氧化区，使得在基区和离该区最近和/或具有限定有源区的边缘的场氧化区之间有一条电绝缘表面层的条形。
3.一种半导体器件，尤其是PNP型双极晶体管，其中，沿器件表面看去，器件表面的发射区和集电区被厚的场氧化区包围，其特征在于，发射区和/或集电区被电绝缘表面层中通过光刻限定的开口所限定，所述电绝缘表面层延伸并经过环绕的场氧化区，使得在各发射区/集电区和离该区最近和/或具有限定有源区的边缘的那些场氧化区之间有一条电绝缘表面层的条形。
4.根据权利要求1-3中任一权利要求的半导体器件，特征在于电绝缘表面层包括氮化硅和氧化硅的叠层。
5.制作双极晶体管尤其是NPN型晶体管的工艺，其中，在衬底的具有第一掺杂类型的下掺杂区的表面上形成厚场氧化物作为一开口周围的边缘，第一掺杂类型的导电性好的硅掺杂层，特别是N掺杂层，在所述场氧化物和开口上制作第一电绝缘层，在所述开口中形成穿过掺杂的导电性好的硅层和第一电绝缘层的孔，使孔距离所述开口的边缘以及场氧化物有一段距离，在所述开口中形成与第一掺杂类型相反的第二掺杂类型掺杂，尤其是P型，和第一掺杂类型的掺杂，尤其是N型，用于制作发射极和基极，特征在于，在制作所述掺杂的导电硅层和第一电绝缘层之前，在所述场氧化物和开口上制作第二电绝缘层，去除所述开口中部分第二电绝缘层，使得第二电绝缘层只保留作为沿所述开口边缘的第一条形，形成穿过掺杂的导电硅层和第一电绝缘层的孔，使孔距离第一条形的内边缘有一段距离，由此第二条形在第一条形的一侧和内侧形成。
6.根据权利要求5的工艺，特征在于通过首先施加下子层然后施加上子层，形成第二电绝缘层，由此获得第二叠层。
7.根据权利要求6的工艺，特征在于通过在表面上制作薄氧化层形成下子层。
8.根据权利要求6或7的工艺，特征在于通过在表面上制作氮化层形成上子层。
9.根据权利要求5到8中任一权利要求的工艺，特征在于在形成第二掺杂类型和第一掺杂类型的掺杂之后，特别是P和N掺杂后，进行退火操作使掺杂剂从导电性好的硅层扩散出以形成外基极和由在进行第二掺杂类型和第一掺杂类型掺杂时，特别是P和N掺杂时，获得的掺杂区域形成内基极和内发射极。
10.根据权利要求5到9中任一权利要求的工艺，特征在于在制作第二绝缘层时，第二绝缘层也施加在将用于形成电容器介质层的区域上，该区域也位于衬底的第一掺杂类型掺杂区之上。
11.根据权利要求10的工艺，特征在于在制作掺杂的导电硅层时，其覆盖用于形成介质层的区域中的第二绝缘层，使得掺杂的导电硅层形成电容器的上电极。
12.根据权利要求10或11的工艺，特征在于第二电绝缘层的施加通过首先施加下面的薄氧化硅层和其次施加上面的氮化硅层来进行，在施加上面的氮化硅层之前用于形成电容器掩埋电极的接触栓塞的区域中的下氧化硅层被去除。
13.制作双极横向晶体管的工艺，其中在衬底的第一掺杂类型的下层区域的表面，制作厚场氧化物作为发射极和集电极开口周围的边界，在发射极和集电极开口中用与第一掺杂类型相反的第二掺杂类型掺杂，形成到在用于发射极和集电极的开口中具有第二掺杂类型掺杂的区域的导电连接，和进行到第一掺杂类型掺杂的下层区域的导电连接，特征在于，在制作厚场氧化物之后和在第二掺杂类型掺杂之前，在厚场氧化物和开口上制作电绝缘层，去除开口中的电绝缘层部分，使得开口区域中的电绝缘层只作为沿开口边缘的条形保留，之后在开口中进行第二掺杂类型的掺杂，
14.根据权利要求13的工艺，特征在于开口中第二掺杂类型的掺杂通过使掺杂剂从导电连接扩散出来进行。
15.根据权利要求13到14中任一权利要求的工艺，特征在于通过首先施加下子层然后施加上子层，形成电绝缘层，由此获得第二叠层。
16.根据权利要求15的工艺，特征在于通过在表面上制作薄硅氧化层形成下子层。
17.根据权利要求15或16的工艺，特征在于通过在表面上制作氮化层形成上子层。
18.一种在衬底表面的电容器，包括位于衬底区域部分表面上的介质层，该区域是第一掺杂类型并被掺杂到第一掺杂水平，位于介质层上的导电层，用于形成电容器电极，和由未被介质层覆盖的衬底区域表面到介质层下的区域的导电连接，特征在于介质层位于掩埋的掺杂到第二掺杂水平的第一掺杂类型的高掺杂区上，第二掺杂水平明显高于第一掺杂水平，在未被介质层覆盖的衬底表面部分有掺杂到第三掺杂水平的第一掺杂类型的高掺杂接触栓塞，第三掺杂水平明显高于第一掺杂水平。
19.根据权利要求18的电容器，特征在于用于形成电容器下电极的基本掺杂到第三掺杂水平的第一掺杂类型的高掺杂电极栓塞，电极栓塞从介质层的下侧延伸到掩埋的高掺杂区。
20.根据权利要求18或19的电容器，特征在于以第一掺杂类型掺杂到第一掺杂水平的衬底区域还包括将安排导电连接的衬底部分表面。
21.根据权利要求18-20中任一权利要求的电容器，特征在于介质层包括氮化硅层。
22.在衬底表面制作电容器的工艺，包括在衬底表面的部分区域上施加介质层，该区域是第一掺杂类型且掺杂到第一掺杂水平，在介质层上施加导电层，形成电容器电极，和与介质层下面区域的导电连接安排在未被介质层覆盖的衬底区域的部分表面上，特征在于在衬底表面施加介质层之前，制作第一掺杂类型的掺杂到第二掺杂水平的高掺杂掩埋区，第二掺杂水平明显高于第一掺杂水平，该掩埋的高掺杂区距衬底表面有一段距离，且在将施加介质层的表面下，之后从将不施加介质层的衬底部分表面制作第一掺杂类型的掺杂到第三掺杂水平的高掺杂接触栓塞，第三掺杂水平明显高于第一掺杂水平。
23.根据权利要求22的工艺，特征在于在施加介质层之前，制作第一掺杂类型的基本掺杂到第三水平的高掺杂电极栓塞，用于形成电容器下电极，该电极栓塞从其上将形成介质层的衬底部分表面延伸到掩埋的高掺杂区。
24.根据权利要求22的工艺，特征在于在施加介质层时，用氮化硅层作为介质层。
25.在衬底表面制作自由区的工艺，该自由区由电绝缘层特别是氮化物层的边缘限定，特征在于在将用于形成自由区的第一区域上和之上的表面施加一材料层，在材料层上保形施加第一氧化物层，穿过第一氧化物层和上述材料层形成向下到衬底表面的开口，该开口稍大于第一区域，具有基本垂直的边缘，使得开口的边缘距第一区域的邻近边缘有基本恒定的距离，在全部表面上保形施加不同于氧化层的另一电绝缘层，在全部电绝缘层上保形施加刻蚀特性不同于第一氧化物层的第二氧化层，执行第一各向异性刻蚀以只在基本全部平坦、水平表面去除第二氧化层，由此电绝缘层暴露在这些表面上，第二氧化层的侧条保留在垂直表面上。执行第二刻蚀以只在未被第二氧化层覆盖的表面上去除电绝缘层，由此基本只在平坦、水平表面上去除电绝缘层，利用第二氧化层与第一氧化层的刻蚀特性不同的事实，进行第三刻蚀以只去除第二层的剩余部分，不触动第一氧化层的自由表面部分，由此基本只在围绕第一区域的第一氧化层和材料层表面的垂直边缘保留电绝缘层部分。
26.根据权利要求25的工艺，特征在于上述材料层包括一层导电材料，其至少在靠近第一区域的部分与衬底表面电连接。
27.根据权利要求26的工艺，特征在于导电材料层形成在其垂直边缘的材料层的全部厚度。
28.在衬底表面制作自由区域的工艺，自由区域的边缘有垂直部分，特征在于首先在衬底表面保形施加第一电绝缘层，然后在第一层上保形施加第二电绝缘层，两层材料具有不同的刻蚀特性，之后进行选择性刻蚀以首先在除了基本垂直表面部分以外的任何地方去除第二和第一层，然后再去除这些地方的第一层。
29.根据权利要求28的工艺，特征在于第一次刻蚀分两步进行，在第一子步，只去除水平表面部分上的第二电绝缘层，然后是第二子步，只去除水平表面部分的第一电绝缘层。
30.在掺杂衬底表面有源区的侧条结构，特征在于与有源区的边界区域相接触的导电硅材料和基本只在导电硅材料的垂直表面部分保形施加的电绝缘层，由此各处的电绝缘层具有基本相同的厚度。
31.根据权利要求30的侧条结构，特征在于在导电硅材料层的基本全部表面和电绝缘层下面布置电绝缘氧化层。
32.根据权利要求30或31的侧条结构，特征在于电绝缘层是氮化硅层。
33.在衬底表面制作晶体管的工艺，其中导电硅层施加在表面上，用于与表面的掺杂区电接触，之后直接在导电硅层上施加电绝缘层，之后在绝缘层上直接施加另一导电层，之后去除未被所述另一导电层覆盖的区域中的电绝缘层，以便在其中获得与后施加的导电材料层的电接触，特征在于只在选定区域去除电绝缘层，至少一个选定区域小于未被所述另一导电层覆盖的区域。
34.根据权利要求35的工艺，特征在于在进行去除时施加掩膜，其中开口由光刻限定，使得掩膜的剩余部分覆盖先前施加的绝缘层的选定区域和在后施加的导电材料层中避免硅化的区域，由此去除后这些区域仍旧被电绝缘层覆盖。
35.在衬底表面包含元件的集成电路，每个元件被制作为建立在第一掺杂类型掺杂的第一区上且位于衬底表面层中，衬底中直接位于第一区下面的第一掩埋区为第一掺杂类型轻掺杂，集成电路还包括以与第一掺杂类型相反的第二掺杂类型掺杂、且位于衬底表面层中各元件之间的第二区，第二掩埋区直接位于第二区下面，以第二类型掺杂用于形成第二区到衬底的电连接，由此获得元件的横向电绝缘，特征在于衬底表面层中第二区的顶上安排有准备连接到电学地的导电层。
36.根据权利要求35的集成电路，特征在于第二区的表面有将元件的有源区彼此隔离的厚场氧化物层，并在场氧化层中有在其中布置了导电材料层的孔。
37.根据权利要求35或36的集成电路，特征在于第二区的导电材料层下面直接布置有增强掺杂区，增强掺杂区还有从导电材料层扩散出的掺杂剂用于降低导电材料层和第二区之间的电阻。
38.根据权利要求35或36的集成电路，特征在于利用在第二区中具有深孔的独立衬底连接，其中第二区在从表面延伸、并在直接位于第二区下方的第二埋藏区下面的衬底中终止，独立衬底连接用导电材料特别是金属填充。
39.制作集成电路的工艺，集成电路包括在衬底表面的元件，该工艺包括制造将制作元件的第一掺杂类型的位于衬底表面层中的第一区，和制造第一掺杂类型高掺杂的第一掩埋区，在衬底表面层中制造位于第一区之间且以与第一掺杂类型相反的第二掺杂类型掺杂的第二区，和制造第二掺杂类型的第二掩埋区，每个第二掩埋区直接位于第二区的下面用于连接第二掩埋区下面的衬底到第二区，由此元件被横向电隔离，特征在于在制造第二掩埋区后，在其表面施加将连接到电学地的导电层。
40.根据权利要求39的工艺，特征在于在制造第二区之前，制造厚场氧化层将元件有源区彼此隔离，然后在场氧化层中制造其中将施加导电层的孔。
41.根据权利要求39或40的工艺，特征在于所述导电层是第二掺杂类型高掺杂的，且该层经历退火操作以使其中的掺杂剂扩散到第二区中以便降低所述导电层和第二区之间的电阻。
42.根据权利要求39或40的工艺，在第二区中制造独立衬底连接，包括从表面延伸、末端在第二区正下方的第二掩埋区之下的衬底中的深孔，该深孔用导电材料特别是金属填充。
43.为衬底表面的半导体元件制作衬底连接的工艺，制作一个深孔并用导电材料尤其是金属填充，特征在于在填充导电材料之前只在深孔底部掺杂，以便降低导电材料和衬底之间的电阻。
44.根据权利要求43的工艺，特征在于通过注入进行掺杂，之后进行退火以使注入的原子扩散。
45.根据权利要求44的工艺，特征在于注入的是硼原子。
46.根据权利要求43-45中任一权利要求的工艺，特征在于在注入后在深孔的侧壁和底部施加至少一个含钛的薄层。
47.根据权利要求46的工艺，特征在于在施加至少一个薄层后进行退火操作，以在所述至少一个薄层和衬底之间的界面处形成硅化物。
48.根据权利要求46或47的工艺，特征在于所述至少一个薄层形成为首先是一层只含钛的层，其上面是一层更薄的氮化钛层。
49.用于布置在衬底表面的半导体元件的衬底连接，包括在衬底中、填充了导电材料尤其是金属的深孔，特征在于在衬底中只在深孔底部掺杂，以便降低导电材料和衬底之间的电阻。
50.根据权利要求49的衬底连接，特征在于掺杂包括注入硼原子。
51.根据权利要求49或50的衬底连接，特征在于在衬底和导电材料之间的深孔的侧壁和底部有至少一层含钛的薄层。
52.根据权利要求51的衬底连接，特征在于所述至少一个薄层包括形成在所述至少一个薄层和衬底之间的界面处的硅化物。
53.形成在半导电基片表面且包括电隔离沟槽的双极器件，所述沟槽至少部分包围器件表面的有源区且填充电绝缘或半绝缘材料，特征在于所述电绝缘或半绝缘材料包括直接位于沟槽侧壁上的氧化层和其上的氮化层，沟槽的主要部分填充均匀或同质的电绝缘或半绝缘材料。
54.根据权利要求53的双极器件，特征在于所述均匀或同质的电绝缘或半绝缘材料包括基本未掺杂的硅，尤其是微晶硅。
55.根据权利要求53或54的双极器件，特征在于所述均匀或同质的电绝缘或半绝缘材料是半绝缘材料，且在该半绝缘材料和所述氮化物层之间形成有另一氧化层。
56.根据权利要求53-55中任一权利要求的双极器件，特征在于所述均匀或同质的电绝缘或半绝缘材料包括氧化硅。
57.在半导电基片表面制作双极器件的工艺，包括以下步骤制作至少部分围绕器件表面的有源区的电隔离沟槽，用电绝缘或半绝缘材料填充沟槽，特征在于通过以下步骤填充沟槽在沟槽侧壁施加氧化层，在氧化层上施加氮化物层，用均匀或同质的电绝缘或半绝缘材料填充沟槽的剩余主要部分。
58.根据权利要求57的工艺，特征在于在用均匀或同质的电绝缘或半绝缘材料填充时，使用基本未掺杂的硅，尤其是微晶硅。
59.根据权利要求57或58的工艺，特征在于在用均匀或同质的电绝缘或半绝缘材料填充时，使用半绝缘材料，且在用半绝缘材料填充之前在氮化物层顶上施加氧化层。
60.根据权利要求57-59中任一权利要求的工艺，特征在于在填充沟槽的剩余主要部分时，氧化硅作为均匀或同质的电绝缘材料。
全文摘要
NPN双极晶体管的元件表面具有其沿元件表面看被厚场氧化区(18)以常规方式包围的有源区。有源区被优选包括氮化物层(34)的电绝缘表面层部分地覆盖。有源区中的基区通过在电绝缘表面层中用光刻制作的精确限定的开口所限定。对于横向PNP双极晶体管,其发射极和集电极被这种厚场氧化区所包围,发射极和集电极区以相应方式被电绝缘表面层中光刻限定的开口所限定。由于精确限定的开口,这些区域内的基－集电容和射－集电容分别被降低了,导致晶体管的高频特性更好。同时氮化硅层(34)区域在同时制作的电容器中用作介质层。NPN晶体管含有氮化物制作的侧条用于发射极连接和基极连接之间的隔离。在相同的半导体基片上,可提供专门的深且窄的衬底连接端子用于电隔离元件区域。沟槽(22)可用于电隔离元件区域,它们的侧壁有底部的氧化物(23)和其上的氮化物(25)形成的叠层以利于平面化刻蚀和用作扩散阻挡层。
文档编号H01L27/06GK1263637SQ9880712
公开日2000年8月16日 申请日期1998年7月13日 优先权日1997年7月11日
发明者H·诺尔斯特伦, S·奈格伦, O·泰尔斯特德特 申请人:艾利森电话股份有限公司