专利名称：绝缘栅型半导体器件及其制法的利记博彩app
技术领域：
本发明涉及绝缘栅型半导体器件及其制造方法，特别是涉及作为电源的纵向MOSFET(金属氧化物半导体场效应管)和调节电导性的MOSFET的绝缘栅型半导体器件及其制造方法等。
图1示出一种纵向MOSFET，其具有以自对准方式但不经光刻步骤形成的源区。
所示MOSFET包括半导体区1，其中包含N+型半导体基底2和形成在N+型半导体基底2表面处的外延层3。外延层3包括形成在其表面一选择区中的P型基区4、形成在基区4表面一选择区中的N+源区5、以及除基区4和源区5之外的外延层3构成的N-漏区6。外延层3中形成一个槽7，该槽穿过源区5而深入基区4的中间。
外延层3上形成一层栅氧化膜8，以覆盖住漏区6、基区4、和源区5的一部分。在栅氧化膜8上形成由多晶硅构成的栅极9。层间绝缘膜10覆盖住栅极9和一部分源区5。源电极11覆盖住层间绝缘膜10和环绕槽7的一部分源区5，并填满槽7。漏极12形成在半导体基底2的下表面处。
日本待审专利公开号为4-314365的文件提出了一种制造图1所示MOSFET的方法。以下介绍该方法。
首先，使包含N+型半导体基底2和形成在半导体基底2上且掺有少量N型杂质的外延层3的半导体区1的表面加热氧化，以在半导体区1的表面处形成栅氧化膜。
然后，在栅氧化膜8上形成多晶硅膜，并在多晶硅膜上形成光致抗蚀剂膜的图案。之后，用光致抗蚀剂膜的图案作为掩模蚀刻栅氧化膜8和多晶硅膜，以形成暴露出外延层3的窗口。接着，通过窗口将硼(B)和砷(As)相继离子注入外延层3中，使其热扩散，从而在外延层3中形成基区4和源区5。
随后，将层间绝缘膜10淀积在整个产品上。在层间绝缘膜10上形成光致抗蚀剂膜图案之后，用该光致抗蚀剂膜图案作为掩模蚀刻层间绝缘膜10，从而形成一个接触孔。然后，再以光致抗蚀剂膜图案作为掩模再次蚀刻外延层3，从而形成穿过源区5的槽7。
层间绝缘膜10整个蚀刻之后，除去光致抗蚀剂膜图案。在此阶段，暴露出槽7的内表面和源区5的一部分。然后，将金属淀积在整个产品上，并蚀刻而除去金属的不必要部分。于是，制出了源极11。接着，将金属蒸镀到半导体基底2的下表面上，从而形成漏极12。
尽管图1示出的MOSFET是由一个单元构成的，但MOSFET实际上是由多个单元构成的。在外延层3上形成有栅多晶硅线层，其间夹有场氧化层和同时形成的栅极9。在该多晶硅线层上形成层间绝缘膜之后，再在层间绝缘膜上形成一层栅金属线层和同时形成的源极11，使得栅金属线层与栅多晶硅线层接触。各单元的栅极9通过栅多晶硅线层和栅金属线层与栅焊点电连接。
上述方法存在以下问题。
在上述方法中，当栅多晶硅线层与栅金属线层接触且同时源和基区4、5与源极11接触时，后者是用光致抗蚀剂膜图案作为掩膜而蚀刻层间绝缘膜10形成接触的，从而由其形成一接触孔；再次用光致抗蚀剂膜图案作为掩膜而蚀刻外延层3，从而形成槽7；以及整个蚀刻层间绝缘膜10，形成一个穿过栅多晶硅线层并取决于该栅多晶硅线层厚度的槽。结果，在蚀刻层间绝缘膜10时，场氧化膜也通过穿过栅多晶硅线层的槽而被整个蚀刻，并且进而在栅多晶硅层下面被向侧面蚀刻，这会使场氧化层厚度减小，可靠性降低。在最坏的情况下，甚至会造成栅金属线层与半导体区1之间短路。
本发明的目的在于提供一种绝缘栅型半导体器件及其制造方法，可在单一步骤中既实现与源极的接触也实现与栅金属线层的接触，而无须增多形成光致抗蚀剂膜图案的步骤数目。
按照本发明的一个方面，提供了一种绝缘栅型半导体器件，其包括(a)半导体区，含有漏区、形成在漏区表面处的基区、以及形成在基区表面处的源区，穿过源区并深入基区中间形成第一槽；(b)栅绝缘膜，部分覆盖住源区暴露的表面，完全覆盖住基区暴露的表面，并部分覆盖住漏区暴露的表面；和(c)栅极，形成在栅绝缘膜上，其特征在于，所述半导体区限定出一个单元区和一个场区，其中单元区含有漏区、基区和源区，并且所述半导体器件还包括(d)场绝缘膜，形成在所述场区中的半导体区上；(e)第一栅线层，形成在场绝缘膜上，与栅极电连接，第一栅线层中形成有第二槽；(f)源极，与栅极电绝缘，但与第一槽的内表面和基区的一部分表面电连接；以及(g)第二栅线层，与第二槽的内表面和第一栅线层的一部分表面电连接。
按照上述半导体器件，源极在穿过源区形成的第一槽的内表面处既与源区又与基区接触，并且与源区的一部分表面接触。第二栅线层在形成于第二栅线层中的第二槽的内表面处与第一栅线层接触，并且与第一栅线层的一部分表面接触。因此，无论是源极还是第二栅线层，与它们仅在槽的内表面处接触时可能有的接触面积相比，都有更大的接触面积，这就保证了电性能的稳定性。
另一方面，本发明提供了一种制造绝缘栅型半导体器件的方法，该方法包括以下步骤(a)在一单元区中的半导体区表面处形成一基区，在该基区的表面处形成源区，在所述单元区中的半导体区上形成栅绝缘膜，在一场区中的半导体区上形成场绝缘膜，在栅绝缘膜上形成栅极，并在场绝缘膜上形成与栅极电连接的第一栅线层；(b)在半导体区上形成层间绝缘膜；(c)在层间绝缘膜上形成一光致抗蚀剂膜，使光致抗蚀剂膜具有在源区和第一栅线层上方的开口；(d)用光致抗蚀剂膜作为掩模以湿蚀刻法蚀刻层间绝缘膜，从而暴露源区和第一栅线层；(e)用光致抗蚀剂膜作为掩模以离子蚀刻法蚀刻暴露的源区，从而形成穿过源区而深入基区中间的第一槽；(f)用光致抗蚀刻膜作为掩模以离子蚀刻法蚀刻暴露的第一栅线层，从而在第一栅线层中形成第二槽；(g)在源区表面处形成与源区接触的源极，并使其还在第一槽的内表面处与源区和基区接触；以及(h)在第一栅线层表面处形成与该第一栅线层接触的第二栅线层，并使其还在第二槽的内表面处接触。
按照上述方法，层间绝缘膜是用光致抗蚀剂膜作为掩模而以湿蚀刻法蚀刻的，因而可在比光致抗蚀剂膜图案的开口面积更大的面积上暴露半导体区和第一栅线层。然后，用原先采用的光致抗蚀剂膜图案再次作为掩模，在暴露的半导体区和第一栅线层表面处形成槽。这样形成的槽与光致抗蚀剂膜图案的开口几乎有相同的面积。因此，源极与源区和基区不但在第一槽的内表面处接触，还在源区的一部分表面处接触。第二栅线层和第一栅线层不但在第二槽的内表面处接触，还在第一栅线层的一部分表面处接触。这就保证了源极和第二栅线层二者都有足够的接触面积。
另外，由于层间绝缘膜是以湿蚀刻法在例如蚀刻(如用离子蚀刻法蚀刻)半导体区之前被整个蚀刻的，因而场绝缘层永远不会像其在以离子蚀刻半导体区之后被整个蚀刻那样被整个蚀刻掉。
在一最佳实施例中，步骤(d)中还包括(d-1)用光致抗蚀剂膜作为掩模整个蚀刻层间绝缘膜，使源区的暴露面积大于开口的面积，和(d-2)用光致抗蚀剂膜作为掩模整个蚀刻层间绝缘膜，使第一栅线层的暴露面积大于开口的面积。
按照上述实施例，层间绝缘膜的蚀刻包括“恰当蚀刻”和“整个蚀刻”。首先用光致抗蚀剂膜图案作为掩模对层间绝缘膜进行恰当蚀刻，然后整个蚀刻一定时间。因此，能精确地以大于光致抗蚀剂膜图案的开口面积的面积暴露半导体区和第二栅线层。
图1是常规纵向MOSFET的剖面图；图2是本发明实施例的纵向MOSFET的剖面图；图3A-3D是图2所示纵向MOSFET的剖面图，其中各图分别示出制造纵向MOSFET的方法之步骤。
图2示出本发明一最佳实施例的剖面图。
所示的MOSFET包括一个半导体区21，其中含有掺有大量杂质的N+型半导体基底22，还含有形成在N+型半导体基底22表面处的外延层23。外延层23限定有一个单元区A和一个场区B。单元区A包括形成在外延层23表面处一选择区域内的P型基区24、形成在基区24表面处一选择区域内的N+源区25、以及除基区24和源区25之外的外延层23构成的N-漏区26。外延层23中形成有穿过源区25和深入基区24中间的第一槽27a。
外延层23上形成有栅氧化膜28，覆盖住漏区26、基区24和源区25的一部分，栅氧化膜28上形成有由多晶硅构成的栅极29。
在外延层23的场区B上形成有场氧化膜43。场氧化膜43上形成有由多晶硅构成的第一栅线层44，它与栅极29电连接。穿过第一栅线层44并深入场氧化膜43中间形成有第二槽27b。应当说明，第二槽27b可设计成使其深度小于第一栅线层44的厚度，也就是，第二槽27b可以只处在第一栅线层44之内而不伸到场氧化膜43中。
层间绝缘膜30覆盖住栅极29、源区25、以及第一栅线层44，但其中不包括环绕第一槽27a的一部分源区25和环绕第二槽27b的一部分第一栅线层44。
源极31覆盖住层间绝缘膜30和环绕第一槽27a的一部分源区25，并在单元A中填满第一槽27a。由例如铝等金属形成第二栅线层45，其覆盖住层间绝缘层30和环绕第二槽27b的一部分第一栅线层44，并在场区B中填满第二槽27b。在半导体基底22的下表面处形成漏极32。
在具有上述结构的纵向MOSFET中，源极31通过第一槽27a的内表面既与源区25又与基区24接触，并且还与环绕第一槽27a的源区25的一部分表面接触。第二栅线层45在第二槽27b的内表面处与第一栅线层44接触，并且在第一栅线层44的一部分表面处与其接触。因此，无论是源极31还是第二栅线层45，与其只在第一和第二槽27a和27b的内表面处接触时所可能有的接触面积相比，可以有更大的接触面积，这就保证了纵向MOSFET的电性能的稳定性。
以下参照图3A-3D和图2说明制造上述纵向MOSFET的方法。
先看图3A。在包括N+半导体基底22和在其表面处形成的掺有少量N型杂质的外延层23的半导体区21上，通过加热氧化形成场氧化膜43。外延层23中界定出单元区A和场区B。用光刻法蚀刻掉单元区A中的一部分场氧化膜43，而保留场区B中的一部分场氧化膜43。
然后，在有场氧化膜43的单元区A中的外延层23的表面上，通过加热氧化形成栅氧化膜28。接着，在氧化膜43和28上淀积多晶硅膜，并通过光刻法干蚀刻上图案，从而形成由保留在栅氧化膜28上的多晶硅膜构成的栅极29和保留在场氧化膜43上的第一栅线层44。这样形成的第一栅线层44是与栅极29电连接的。
然后，将硼(B)和砷)(As)相继离子注入带有作为掩膜的栅极29的外延层23，接着进行热扩散，从而在外延层23中形成P型基区24和N+源区25。
然后，如图3B所示，在整个半导体区21上形成层间绝缘膜30，接着，用光刻法在层间绝缘膜30上蚀刻形成而抗蚀剂图案47。抗蚀剂图案47包括源区25上的第一开口46a和第二栅线层44上的第二开口46b。
然后，如图3C所示，用抗蚀剂图案47作为掩模通过第一和第二开口46a和46b以湿蚀刻法恰当蚀刻层间绝缘膜30，直到出现外延层23和第一栅线层44为止。接着，再用抗蚀剂图案47作为掩模再次整个蚀刻层间绝缘膜30一定时间，使源区25和第一栅线层44的暴露面积大于抗蚀剂图案47的第一和第二开口46a和46b的面积。于是，在层间绝缘膜30中形成了接触孔48a和48b。
然后，如图3D所示，再用抗蚀剂图案47作为掩模离子蚀刻暴露的外延层23，从而形成穿过源区25并深入基区24中间的第一槽27a。同时，再次用抗蚀剂图案47作为掩模离子蚀刻第一栅线层44，从而形成穿过第一栅线层44并深入场氧化膜43中间的第二槽27b。第二槽27b的深度可设计成小于第一栅线层44的厚度，即第二槽27b可以只处在第一栅线层44中而不伸到场氧化膜43内。
然后，如图2所示，在除去抗蚀剂图案47之后，以真空蒸镀法在整个半导体区21上淀积一铝膜。用光刻法干蚀刻铝膜而形成图案，从而形成与源区25和基区24电连接的源极31以及与第一栅线层44电连接的第二栅线层45。接着，通过蒸镀在半导体区21的下表面处形成一金属膜，从而形成漏极32。
按照上述实施例，以湿蚀刻法恰当蚀刻层间绝缘膜30，并进而用抗蚀剂图案47作为掩模整个蚀刻一定时间，从而暴露出外延层23和第一栅线层44，其暴露面积大于抗蚀剂图案47的开口46a和46b的面积。接着，用原先使用过的抗蚀剂图案47再次作为掩模，在暴露的外延层23和第一栅线层44的表面处以离子蚀刻而形成第一和第二槽27a和27b。这样形成的第一和第二槽27a和27b与抗蚀剂图案47的第一和第二开口46a和46b几乎有相同的面积。因此，源极31不但在第一槽27a的内表面处与源区25和基区24接触，还在源区25的一部分表面处接触。第二栅写入层45不但在第二槽27b的内表面处与第一栅线层44接触，还在第一栅线层44的一部分表面处接触。这样保证了源极31和第二栅线层45二者都有足够的接触面积。
另外，由于层间绝缘膜31是以湿蚀刻法在离子蚀刻外延层23之前被整个蚀刻的，因而场绝缘膜43永远不会像在以离子蚀刻外延层23之后层间绝缘膜30被整个蚀刻那样被整个蚀刻掉或在第一栅线层44下面被侧向蚀刻掉。因此，不会产生场氧化膜43变得太薄以致可靠性降低的问题，更不会出现最坏情况下的第二栅线层45与半导体区21之间短路的问题。
在上述实施例中，源和漏区25和26为N型，而基区24为P型。但是，应说明，也可以将它们设计成有与上述相反的导电性，也就是源和漏区25和26可为P型，而基区24可为N型。
类似地，尽管在上述实施例中半导体基底22是N型的，但它也可以是P型的，在这种情况下，可以用P型半导体基底制出调节导电性型MOSFET。
尽管在上述实施例中半导体区21由半导体基底22和外延区23构成，但应说明，半导体区21也可仅由半导体基底22构成，在这种情况下，漏区26、基区24和源区25都形成在半导体基底22中。
按照本发明，在形成槽的步骤中，源极和第二栅线层通过槽与其它元件接触，恰当蚀刻层间绝缘膜，然后进行整个蚀刻从而在其中形成接触孔，接着离子蚀刻外延层和第二栅线层从而形成第一和第二槽，其中利用了抗蚀剂图案作为掩膜，该抗蚀剂图案是用单独的光刻术形成的。因此，可以使源极和第二栅线层与其他元件接触而无须增多进行光刻的步骤。
此外，源极不但在第一槽的内表面处与源区和基区接触，还在源区的一部分表面处接触；第二栅线层不但在第二槽的内表面处与第一栅线层接触，还在第一栅线层的一部分表面处接触，这就保证了源极和第二栅线层二者都有足够的接触面积。于是，接触面积增大，确保有可靠的电连接。
再有，在以湿蚀刻法整个蚀刻层间绝缘膜时，第一栅线层下面的场氧化膜不被蚀刻，因此，可防止第二栅线层和半导体区之间短路以及场氧化膜变得太薄。
权利要求
1．一种绝缘栅型半导体器件，包括(a)半导体区(21)，含有漏区(26)、形成在所述漏区(26)表面处的基区(24)、以及形成在所述基区(24)表面处的源区(25)，穿过所述源区(25)并深入所述基区(24)中间形成第一槽(27a)；(b)栅绝缘膜(28)，部分覆盖住所述源区(25)暴露的表面，完全覆盖住所述基区(24)暴露的表面，并部分覆盖住所述漏区(26)暴露的表面；和(c)栅极(29)，形成在所述栅绝缘膜(28)上，其特征在于，所述半导体区(21)限定出一个单元区(A)和一个场区(B)，其中所述单元区(A)含有所述漏区(26)、所述基区(24)和所述源区(25)，并且所述半导体器件还包括(d)场绝缘膜(43)，形成在所述场区(B)中的所述半导体区(21)上；(e)第一栅线层(44)，形成在所述场绝缘膜(43)上，与所述栅极(29)电连接，所述第一栅线层(44)中形成有第二槽(27b)；(f)源极(31)，与所述栅极(29)电绝缘，但与所述第一槽(27a)的内表面和所述基区(24)的一部分表面电连接；以及(g)第二栅线层(45)，与所述第二槽(27b)的内表面和所述第一栅线层(44)的一部分表面电连接。
2．如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述半导体区(21)包括半导体基底(22)和形成在该半导体基底(22)表面处的外延层(23)，该外延层(23)限定出所述单元区(A)所述场区(B)，其中所述单元区(A)含有所述漏区(26)、所述基区(24)和所述源区(25)。
3．如权利要求1或2所述的绝缘栅型半导体器件，其特征在于，所述第二槽(27b)穿过所述第一栅线层(44)并深入到所述场绝缘膜(43)的中间。
4．如权利要求1或2所述的绝缘栅型半导体器件，其特征在于，所述栅绝缘膜(28)和所述场绝缘膜(23)由一共同材料构成。
5．如权利要求1或2所述的绝缘栅型半导体器件，其特征在于，所述第一栅线层(44)由多晶硅构成。
6．如权利要求1或2所述的绝缘栅型半导体器件，其特征在于，所述漏区(26)掺有少量杂质，而所述源区(25)掺有大量杂质。
7．一种制造绝缘栅型半导体器件的方法，包括以下步骤(a)在一单元区(A)中的半导体区(21)表面处形成一基区(24)，在该基区(24)的表面处形成源区(25)，在所述单元区(A)中的所述半导体区(21)上形成栅绝缘膜(28)，在一场区(B)中的所述半导体区(21)上形成场绝缘膜(43)，在所述栅绝缘膜(28)上形成栅极(29)，并在所述场绝缘膜(43)上形成与所述栅极(29)电连接的第一栅线层(44)；(b)在所述半导体区(21)上形成层间绝缘膜(30)；(c)在所述层间绝缘膜(30)上形成一光致抗蚀剂膜(47)，使该光致抗蚀剂膜(47)具有在所述源区(25)和所述第一栅线层(44)上方的开口(46a,46b)；(d)用所述光致抗蚀剂膜(47)作为掩模以湿蚀刻法蚀刻所述层间绝缘膜(30)，从而暴露所述源区(25)和所述第一栅线层(44)；(e)用所述光致抗蚀剂膜(47)作为掩模以离子蚀刻法蚀刻所述暴露的源区(25)，从而形成穿过所述源区(25)并深入所述基区(24)中间的第一槽(27a)；(f)用所述光致抗蚀剂膜(47)作为掩模以离子蚀刻法蚀刻所述暴露的第一栅线层(44)，从而在该第一栅线层(44)中形成第二槽(27b)；(g)在所述源区(25)表面处形成与该源区接触的源极(31)，并使其还在所述第一槽(27a)的内表面处与所述源区(25)和所述基区(24)接触；以及(h)在所述第一栅线层(44)表面处形成与该第一栅线层接触的第二栅线层(45)，并使其还在所述第二槽(27b)的内表面处接触。
8．如权利要求7所述的方法，其特征在于，所述步骤(d)包括(d-1)用所述光致抗蚀剂膜(47)作为掩模整个蚀刻所述层间绝缘膜(30)，使所述源区(25)的暴露面积大于所述开口(46a)的面积；和(d-2)用所述光致抗蚀剂膜(47)作为掩模整个蚀刻所述层间绝缘膜(30)，使所述第一栅线层(44)的暴露面积大于所述开口(46b)的面积。
9．如权利要求8所述的方法，其特征在于，所述步骤(d-1)和(d-2)是同时进行的。
10．如权利要求7、8或9所述的方法，其特征在于，所述栅极(29)和所述第一栅线层(44)是同时形成的。
11．如权利要求7、8或9所述的方法，其特征在于，所述第一和第二槽(27a,27b)是同时形成的。
12．如权利要求7、8或9所述的方法，其特征在于，使所述第二槽(27b)穿过所述第一栅线层(44)并深入到所述场绝缘膜(43)中间。
13．如权利要求7、8或9所述的方法，其特征在于，所述栅极(29)和所述第二栅线层(45)是同时形成的。
14．如权利要求7、8或9所述的方法，其特征在于，还包括以下步骤在所述半导体区(21)中形成一外延层(23)，使该外延层(23)含有所述基区(24)和所述源区(25)，并使所述外延区(23)中的所述基区(24)和源区(25)以外的区域构成所述漏区(26)。
全文摘要
一种绝缘栅型半导体器件,包括:(a)含漏区(26)、基区(24)及源区(25)的半导体区(21),第一槽(27a)穿过源区并深入基区中间;(b)形成在半导体区上的栅绝缘膜(28);(c)形成在栅绝缘膜上的栅极(29),还包括:(d)形成在半导体区上的场绝缘膜(43);(e)形成在场绝缘膜上与栅极电连接且与第二槽(27b)同时形成的第一栅线层(44);(f)与栅极绝缘但与第一槽内表面和基区部分表面电连接的源极(31);(g)与第二槽内表面和第一栅线层部分表面电连接的第二栅线层(45)。
文档编号H01L21/302GK1213185SQ9812086
公开日1999年4月7日 申请日期1998年9月26日 优先权日1997年9月26日
发明者坂井英子郎, 山岸和夫, 德野秀幸, 坂口晴城 申请人:日本电气株式会社