专利名称：半导体装置及其制造方法
近年来的硅集成电路的特征在于元件的水平方向的微细化的进步，但在高度方向上迄今没有大的进步。因此最近半导体元件呈立体状，芯片尺寸或晶片尺寸的绝对台阶高度变大。
在半导体存储器中，既要增大电容器的容量、又要实现微细化，所以存储器单元部分呈立体状，与外围电路之间形成了较高的台阶。在逻辑IC中为了实现高性能化、高速化而使得布线多层化，布线疏的部分和密的部分之间形成了较高的台阶。该台阶在将图形转移到衬底上时成为很大的问题。
在图形转移技术中，伴随分辨率的提高，成问题的是聚焦深度浅。由于透镜的口径增大和波长的缩短，聚焦深度急剧变小，伴随半导体元件的立体化，构成了对微细化的障碍。如果进一步微细化，就必须在工艺中采取降低绝对台阶高度的平坦化技术，以便即使聚焦深度浅也能进行图形转移。
以往采用的SOG、BPSG回流(reflow)等层间绝缘膜的平坦化技术是一种局部(几微米范围)的平坦化技术，不能降低芯片尺寸或晶片尺寸的绝对台阶高度。现在能降低绝对台阶高度的只有化学机械研磨法。
作为能适应以往的要求的方法，提出了图7所示的化学机械研磨法(以下适当地简称为CMP研磨或CMP研磨法)(参照特公平5-30052号、特开平7-285050号公报等)。
图7中，111是旋转圆盘(压磨板)，112是研磨布，113是有在其上形成的绝缘膜的半导体晶片，114是衬垫材料，115是研磨头，116是研磨剂。研磨布112用粘接剂装在旋转圆盘111上，旋转圆盘111以轴为中心旋转。衬垫材料114用粘接剂装在研磨头115上，带有绝缘膜的半导体晶片113利用真空吸附力或水的表面张力，以表面向下的方式安装在衬垫材料114上。
参照图7，说明实际的研磨方法。在图7中，使旋转圆盘111绕轴旋转，而且使研磨头115绕轴旋转。一边使研磨剂116按规定的流量流到研磨布112的表面上，一边将研磨头115以规定的压力压在研磨布112上。于是对半导体晶片113的绝缘膜表面进行研磨。
图8是说明使用这样的化学机械研磨法的实际的研磨工序的例图。在图8中，21是硅衬底，22是氧化膜，23是第一扩散层，24是氮化膜，25是硅电极，26是第二扩散层，27是布线下方的绝缘膜，28是第一金属布线层，29是层间绝缘膜，30是第二金属布线层。
在硅衬底21上形成氮化膜掩模24，并形成氧化膜22、第一扩散层23(图8a)。在氧化膜22上形成硅电极25和第二扩散层26(图8b)。形成布线下方的绝缘膜27后，开设接触孔，形成第一金属布线层28(图8c)。在它上面形成层间绝缘膜29(图8d)。其次，用上述的化学机械研磨法使层间绝缘膜29平坦化(图8e)。其次，开设通孔后，形成第二金属布线层30(图8f)。
这时，在产品的管理上需要测定从铝布线图形开始的层间绝缘膜29的厚度，需要管理所形成的膜厚、研磨量、研磨后的膜的厚度。
因此，在划线上形成测定膜厚用的图形，通常用它进行研磨前后的膜厚管理。
图9是表示为了以往的这种目的而在半导体晶片上形成的测定膜厚用的图形的配置例图。图中1是半导体晶片，3是划线区(以下简称划线)，5是半导体晶片1上的各芯片，9是在划线3中形成的测定膜厚用的监视图形。
可是，上述这种化学机械研磨法在其平坦性方面具有图形依赖性。该图形依赖性的问题在于越是大而密的图形，降低台阶高度时越要花费时间。混合地安装DRAM或DRAM的逻辑IC等的芯片内存在大而密的图形，如图9所示，使用划线3的膜厚监视图形9测定的膜厚未必与实际的电路部分的膜厚一致，在管理CMP工艺的方面存在可靠性低的问题。
本发明就是为了解决上述这样的问题而完成的，其目的在于提供一种能更准确地测定经过研磨、平坦化后的绝缘膜的厚度的半导体装置的结构和制造方法。
本发明的半导体装置的特征在于在半导体晶片中用划线区域区分的芯片区域中备有半导体器件形成用的器件图形；与该器件图形同时地用同一种材料形成的监视图形；以及覆盖上述器件图形及上述监视图形的层间绝缘膜，能用上述监视图形测定上述层间绝缘膜的厚度。
另外，本发明的半导体装置的特征在于在半导体芯片的器件形成区域中备有半导体器件形成用的器件图形；与该器件图形同时地用同一种材料形成的监视图形；以及覆盖上述器件图形及上述监视图形的层间绝缘膜，能用上述监视图形测定上述层间绝缘膜的厚度。
另外，本发明的半导体装置的特征在于上述半导体晶片或上述半导体芯片有存储单元区，在上述存储单元区中或靠近上述存储单元区形成上述监视图形。
另外，本发明的半导体装置的特征在于在上述半导体晶片或上述半导体芯片中，有上述器件图形的密度为百分之五十以下的区域和超过百分之五十的区域，在各个区域中形成了上述监视图形。
另外，本发明的半导体装置的特征在于上述监视图形的大小为短边在5微米以上，长边在150微米以下。
另外，本发明的半导体装置的制造方法的特征在于包括以下工序在半导体晶片的用划线区域区分的芯片区域中形成半导体器件形成用的器件图形，同时在上述芯片区域中与上述器件图形同时地用同一种材料形成监视图形的工序；形成覆盖上述器件图形及上述监视图形的层间绝缘膜的工序；使上述层间绝缘膜平滑的工序；以及在上述监视图形上测定上述平滑化了的层间绝缘膜的厚度的工序。
另外，本发明的半导体装置的制造方法的特征在于在上述半导体晶片的芯片区域中形成存储单元区，在上述存储单元区中或靠近该存储单元区形成上述监视图形。
另外，本发明的半导体装置的制造方法的特征在于在上述半导体晶片的芯片区中，形成器件图形的密度为百分之五十以下的区域和超过百分之五十的区域，在各个区域中形成上述监视图形。
另外，本发明的半导体装置的制造方法的特征在于将上述监视图形形成为短边在5微米以上，长边在150微米以下。
图1是表示本发明的实施例1的半导体装置的制造工序的剖面图。
图2是表示本发明的实施例1的半导体装置的结构的剖面图。
图3是表示本发明的实施例1的半导体装置的结构的平面图。
图4是表示本发明的实施例2的半导体装置的结构的平面图。
图5是表示本发明的实施例3的半导体装置的结构的平面图。
图6是表示本发明的实施例4的半导体装置的制造工序的剖面图。
图7是说明现有的研磨方法用的研磨装置的剖面图。
图8是表示采用现有的制造方法的半导体装置的制造工序的剖面图。
图9是表示现有的膜厚的监视图形的配置情况的平面图。
以下，参照
本发明的实施例。另外，图中相同的符号分别表示相同的或相当的部分。
实施例1图1～图3是说明本发明的实施例1的半导体装置及其制造方法用的说明图。图1表示该半导体装置的制造工序的剖面图，图2是说明该半导体装置的结构用的剖面图。图3是该半导体装置的平面图。
参照图1，说明本实施例的半导体装置的制造方法。如图1(a)所示，首先在硅半导体晶片1上形成氧化硅膜作为基底绝缘膜2。在该基底绝缘膜2上将以后对半导体晶片1划线时的划线区3刻蚀成线状。(为了比较而进行了图示，以往在该划线区3中形成了岛部4。)用划线区3将半导体晶片1区分为芯片区5。实际上半导体晶片1被纵横地分成许多划线区3，形成多个芯片区5，图1中只是示出了代表例，其它部分未示出。
其次，如图1(b)所示，在基底绝缘膜2上形成器件形成用的器件图形。具体地说，在该例的情况下，首先形成布线层6。
其次，如图1(c)所示，刻蚀该布线层6，形成多条布线7。这时，同时在芯片区5中形成测定层间绝缘膜的厚度用的监视图形8。(为了比较而进行了图示，以往在划线区3中的岛部4上形成了监视图形9。)作为布线层6，例如形成铝层或多晶硅层。布线7通常形成为线状，监视图形8通常形成为四边形。
另外，在芯片区5中根据需要而在形成规定的器件的器件形成区中形成监视图形8。
其次，如图1(d)所示，在全部半导体晶片1上形成氧化硅膜作为层间绝缘膜10，以便将器件图形及监视图形图形覆盖起来。如图所示，该层间绝缘膜10根据在半导体晶片1上形成的图形的疏密而形成凹凸。
其次，如图1(e)所示，使层间绝缘膜10平滑化。该平滑化是为了在它上面再形成器件形成用的层所必要的工序。该平滑化通常采用以往的说明中说明过的化学机械研磨法(CMP法)进行。通过该平滑化，层间绝缘膜10的表面上的凹凸变得平滑，但不能完全呈平面状。
另外，作为半导体装置的器件图形的具体例，形成布线7的宽度例如为几微米、厚度为0.5～1微米左右，例如将层间绝缘膜10形成为2微米左右，然后研磨掉0.5～1微米左右。
在这样的半导体装置的制造工序中为了管理采用化学机械研磨法(CMP法)的工艺，适当地调整研磨量，将层间绝缘膜10的厚度调整到所希望的值，有必要在器件形成区、即在器件用的图形存在的区域中准确地测定层间绝缘膜10的厚度。
为此，在本实施例中在芯片区5形成监视图形8。
该监视图形的大小最好是短边在5微米以上，长边在150微米以下。测定用的光束直径约为4～5微米，所以如果监视图形的一边或直径为该大小就能测定。另外，如果太大，会妨碍器件图形的形成。在工厂的制造工序中为了容易自动测定，一边的长度或直径为100～150微米较为方便。
图2是表示将处于如图1(e)所示那样的形成阶段的半导体晶片1放大了的图。另外，图3是表示半导体晶片1的平面和监视图形8的配置的图。沿图3中的Ⅱ-Ⅱ线的剖面如图2所示。
假定通过化学机械研磨来形成完全的平面，则表面如图2中的虚线h1所示。可是，实际上并非完全呈平面状，而是如虚线h2所示的呈平缓的凹凸状的表面。在图形密度大的芯片区5中研磨量小，但在图形密度小的划线区3中研磨量大，呈较大的凹陷。其差用图中的d2表示。
换句话说，芯片区5中的层间绝缘膜10的厚度厚，用图中的d1表示，划线区3中的层间绝缘膜10的厚度薄，用图中的d3表示。
因此，象以往那样用在划线区3中的岛部4上形成的监视图形图形9测定层间绝缘膜10的厚度，但不能准确地测定芯片区5中的层间绝缘膜10的厚度。
在该实施例中，由于在芯片区5中形成监视图形8，所以能准确地测定芯片区5中的层间绝缘膜10的厚度。因此，能正确地评价半导体晶片中的层间绝缘膜的全局平面度(global planarity)，能确保图形转移容限、提高制品管理的效率。另外，通过将它转换成研磨条件，能期待减少制品偏差、提高成品率。
实施例2图4是表示本发明的实施例2的半导体装置的平面图。
图4中，1是半导体晶片，3是划线区，5是芯片区，5a是划线区5中的存储单元区，8a是膜厚测定用的监视图形，9是为了比较而给出的现有的监视图形。
如图4所示，在本实施例中，在半导体晶片1上形成用划线区3区分的多个芯片区5，在芯片区5中形成例如存储单元区5a作为器件形成区。在该芯片区5的表面上按规定的工序形成规定的器件图形。作为具体例是形成布线图形。
这时，在存储单元区5a的中央、以及用与存储单元区5a相接或相邻的方式同时形成测定膜厚用的监视图形8a。在它上面形成层间绝缘膜，用化学机械研磨法对层间绝缘膜进行平坦化研磨。关于采用具体的化学机械研磨法的研磨方法以现有的技术为准。研磨后例如使用Tencole公司制的光学式膜厚测定器UV-1050等测定监视图形8a上的膜厚。
虽然与图形的情况有关，但用监视图形8得到的测定结果与利用划线区3上的现有的膜厚测定图形9测定的结果相比，在1000-5000埃的测定结果方面存在差别。
这可以认为在对具有包括存储单元的图形的芯片进行研磨时，通过测定存储单元区5a的内部或近旁的监视图形8a，比测定划线区3上的监视图形9更能准确地测定实际的膜厚。
如上所述，如果采用本实施例，则由于在半导体芯片的中央的器件形成区形成测定膜厚用的监视图形，所以在对包括存储器的图形依赖性大的芯片中，能直接测定存储器附近的CMP研磨后的膜厚。因此，能评价半导体晶片中的层间绝缘膜的全局平面度，能确保图形转移容限、提高制品管理的效率。另外，通过将它转换成研磨条件，能期待减少制品偏差、提高成品率。
实施例3图5是表示本发明的实施例3的半导体装置的平面图。
图5中，1是半导体晶片，3是划线区，5是芯片区，5b、5c、5d分别表示芯片区5中形成的例如图形密度为30％、40％、70％的器件形成区。另外，8b、8c、8d分别是配置在器件形成区5b、5c、5d中的测定膜厚用的监视图形。
在本实施例中，在图5所示的器件形成区5b、5c、5d中分别形成布线图形，在它上面形成层间绝缘膜后，用化学机械研磨法对其进行平坦化研磨。关于采用具体的化学机械研磨法的研磨方法以现有的技术为准。研磨后例如使用Tencole公司制的光学式膜厚测定器UV-1050等测定监视图形8b、8c、8d上的绝缘膜的厚度。
虽然与器件形成区5b、5c、5d的图形的情况有关，但用监视图形8得到的测定结果与利用划线区3上的膜厚测定用的监视图形9测定的结果相比，在1000-5000埃的测定结果方面存在差别。另外在监视图形8b、8c、8d之间也有1000-3000埃的厚度差。这可以认为在每个器件形成区或每个块中，对具有不同的布线密度的图形的芯片进行研磨时，通过测定各块中的监视图形8b、8c、8d，比测定划线区3上的监视图形9更能准确地测定实际的膜厚。另外示出了能明确地测定由一个芯片内的位置决定的膜厚的差的情况。
一般来说，在CMP研磨中，已知当器件图形的密度在百分之50以下时和超过百分之50时，该研磨量的差较大。另外，可以说研磨量是图形密度的倒数。因此，在半导体装置的制造工序中知道器件图形的密度在百分之50以下的区域和超过百分之50的区域对于准确地知道研磨后的绝缘膜的厚度是重要的。
因此在该实施例中，在器件图形的密度在百分之50以下的区域和超过百分之50的区域中分别形成测定绝缘膜的厚度用的监视图形。
如上所述，如果采用本实施例，则由于在同一芯片中包括图形密度不同的块或器件形成区的情况，例如包括存储单元等，所以在图形依赖性大的芯片中，能直接测定图形密度不同的块之间的CMP研磨后的膜厚。因此，能评价绝缘膜的全局平面度，能确保图形转移容限、提高制品管理的效率。另外，通过将它转换成研磨条件，能期待减少制品偏差、提高成品率。
实施例4图6是表示本发明的实施例4的半导体装置的剖面图。
该实施例表示在实施例1中的图1(e)上再形成布线层的情况。即，如图6(a)所示，在平滑化后的层间绝缘膜10上形成上层布线7’。这时，同时形成监视图形8’。(为了比较而进行了图示，以往在划线区3中形成了监视图形9’。)其次，如图6(b)所示，在全部半导体晶片1上形成层间绝缘膜10’，以便将器件图形及监视图形被覆起来，然后将其平滑化。该平滑化通常采用化学机械研磨法进行。通过该平滑化，层间绝缘膜10’的表面上的凹凸变得平滑，但仍留有平缓的高低差。
在该实施例中，利用在芯片区5上形成的监视图形8’测定该层间绝缘膜10’的厚度。
以上说明了第二层层间绝缘膜10’的厚度的测定方法，但该方法测定哪一层都可以。在半导体装置的制造中互相重叠地形成多个器件图形和多层层间绝缘膜。本发明是一种能够以与其基底层无关的方式测定在器件图形上形成的绝缘膜的厚度、并反馈给工序管理的发明。
另外，以上虽然在非划线区的芯片区等中形成监视图形，但根据需要也不排除与芯片区一起在划线区上形成多个监视图形。
如上所述，如果采用本发明，由于在半导体晶片的芯片区中及芯片区中特定的器件形成区中形成测定绝缘膜厚度用的监视图形，所以能更准确地测定芯片区或其中的特定的器件形成区中的绝缘膜的厚度。
另外，能更准确地测定同一芯片区中的不同的器件形成区的绝缘膜的厚度。
因此，能评价半导体晶片中的层间绝缘膜的全局平面度，能确保图形转移容限、提高制品管理的效率。
另外，通过将它转换成研磨条件，能期待减少制品偏差、提高成品率。
权利要求
1．一种半导体装置，其特征在于在半导体晶片中用划线区域区分的芯片区域中备有半导体器件形成用的器件图形；与该器件图形同时地用同一种材料形成的监视图形；以及覆盖上述器件图形及上述监视图形的层间绝缘膜，能用上述监视图形测定上述层间绝缘膜的厚度。
2．一种半导体装置，其特征在于在半导体芯片的器件形成区域中备有半导体器件形成用的器件图形；与该器件图形同时地用同一种材料形成的监视图形；以及覆盖上述器件图形及上述监视图形的层间绝缘膜，能用上述监视图形测定上述层间绝缘膜的厚度。
3．根据权利要求1或2所述的半导体装置，其特征在于上述半导体晶片或上述半导体芯片有存储单元区，在上述存储单元区中或靠近上述存储单元区形成上述监视图形。
4．根据权利要求1或2所述的半导体装置，其特征在于在上述半导体晶片或上述半导体芯片中，有上述器件图形的密度为百分之五十以下的区域和超过百分之五十的区域，在各个区域中形成了上述监视图形。
5．根据权利要求1～4中的任意一项所述的半导体装置，其特征在于上述监视图形的大小为短边在5微米以上，长边在150微米以下。
6．一种半导体装置的制造方法，其特征在于包括以下工序在半导体晶片的用划线区域区分的芯片区域中形成半导体器件形成用的器件图形，同时在上述芯片区域中与上述器件图形同时地用同一种材料形成监视图形的工序；形成覆盖上述器件图形及上述监视图形的层间绝缘膜的工序；使上述层间绝缘膜平滑的工序；以及在上述监视图形上测定上述平滑化了的层间绝缘膜的厚度的工序。
7．根据权利要求6所述的半导体装置的制造方法，其特征在于在上述半导体晶片的芯片区域中形成存储单元区，在该存储单元区中或靠近该存储单元区形成上述监视图形。
8．根据权利要求6或7所述的半导体装置的制造方法，其特征在于在上述半导体晶片的芯片区中，形成器件图形的密度为百分之五十以下的区域和超过百分之五十的区域，在各个区域中形成上述监视图形。
9．根据权利要求6～8的任一项所述的半导体装置的制造方法，其特征在于将上述监视图形形成为短边在5微米以上，长边在150微米以下。
全文摘要
本发明的目的在于准确地测定在半导体晶片的器件图形上形成的层间绝缘膜的厚度。在用半导体晶片的划线区域区分的芯片区中形成半导体器件用的器件图形,同时在该芯片区中与器件图形同时地用同一种材料形成监视图形。用层间绝缘膜覆盖在它上面后,通过研磨进行平坦化。在监视图形上测定该平坦化了的层间绝缘膜的厚度。
文档编号H01L21/66GK1225503SQ9812082
公开日1999年8月11日 申请日期1998年9月30日 优先权日1998年2月3日
发明者坂井裕一, 千叶原宏幸, 须田核太郎, 岩崎正修 申请人:三菱电机株式会社