专利名称：有动态自放大存储单元的dram单元装置及其制造方法
随着从一代存储器到下一代存储器的每个芯片上存储密度的增长，不断地缩小了动态半导体存储单元的面积。为此从4兆位存储器这一代起需要三维的结构。从64兆位存储器开始，存储器容量已达到一个几乎不能再减少的值，以致于在一个缩小了的单元面积上必须实现大致为常数的容量。这导致一种可观的工艺技术方面的花费。
在若干存储单元中，在其上信号电荷不是由一个存储电容器提供而是由一个电源提供的，信号电荷的高度相反地不是由存储器电容量的大小决定的。在这些存储单元中，只在存储电容器中存储一个较小量的电荷就足够了，该电荷在读出存储单元时，启动一个开关元件，使得在电源和一个位线之间建立一个导电连接。这样的存储单元称作为自放大存储单元或增益存储单元。
例如在M.Terauchi,A.Nitayama,F.Horiguchi和Masuoka著的“A surrounding gate transistor(SGT)gain cell for ultrahigh density DRAMs用于超高密度动态随机存储单元的一种环绕栅晶体管(SGT)增益单元”VLSI(超大规模集成电路)研讨会，Dig技术文献，21页，1993年，已建议一种这样的自放大存储单元。它包括一个包围着一个硅柱的MOS(金属氧化物半导体)晶体管和一个布置于其下的结型场效应晶体管。该MOS晶体管起着写入晶体管作用，而结型场效应晶体管起着读出晶体管作用。为了读出和写入信息，在此种存储单元中需要两个分开的字线，所以对每个存储单元配置两个字线。
在S.Shukuri,T.Kure,T.Kobayashi,Y.Gotoh和T.Nishida著的“A semistatic complementary gain cell technology for sub-1V supply DRAM’s用于向DRAM提供亚1V的一种半静态互补增益单元技术”IEEE Trans.Electron Dev.41卷，926页，1994年，中建议了一种自放大的存储单元，它包括一个平面型MOS晶体管和一个对此互补的，布置在一个沟槽中的薄膜晶体管。该平面型MOS晶体管用于写入信息，该薄膜晶体管用于读出信息。薄膜晶体管包括一个浮动栅，给它在写入信息时加上电荷。两个MOS晶体管的栅电极是用一字线连接的。用不同的极性控制它们，以致于字线电压的生成和接通是与一种开关技术的花费相联系的。
从WO92/01287中公开了一种自放大的动态MOS晶体管存储单元，它包括一个选择晶体管和一个存储晶体管。在此存储单元中电荷存储在存储晶体管的栅/源电容中。这两个晶体管是串联的，并且具有一个共同的漏/源区。此共同的漏/源区是经一个二极管结构与存储晶体管的栅电极连接的。在读出时按存入的信息不同接通存储晶体管，并且闭合从一电源通向一个位线的一条电流路径。在这种单元类型中，选择晶体管和存储晶体管是串联的，使得不需要专门的线用于读出信号。在此将选择晶体管和存储晶体管既可以实现为平面型MOS晶体管，也可以实现为纵向的MOS晶体管，它们是各自沿着一个沟槽的侧壁布置的。
本发明的任务在于，提供有动态自放大存储单元的一种DRAM单元装置以及其制造方法，使该DRAM单元装置是可以以高集成密度和改善的电性能来制造的。
通过下面所述的一种DRAM单元装置和一种制造该装置的方法解决了此问题。在按本发明的DRAM单元装置中在一个衬底上集成地配置大量动态自放大存储单元，每个存储单元具有一个选择晶体管，一个存储晶体管和一个二极管结构，选择晶体管和存储晶体管是各自构成相对于衬底的一个主面的垂直MOS晶体管，选择晶体管和存储晶体管是互相叠起布置的，并且经一个公共的源/漏区互相连接，存储晶体管的一个源/漏区是与一电源线连接的，选择晶体管的一个源/漏区是与一个位线连接的，并且选择晶体管的栅电极是与一字线连接的，并且该二极管结构是连接在公共源/漏区和存储晶体管的栅电极之间的。
用于制造本发明存储单元装置的方法是，在一个衬底中生成大量动态自放大存储单元，它们各自具有一个选择晶体管，一个存储晶体管和一个二极管结构，选择晶体管和存储晶体管各自形成相对于衬底的一个主面的垂直MOS晶体管，选择晶体管和存储晶体管是互相叠起布置的，并且是经一公共的源/漏区互相连接的，将存储晶体管的一个源/漏区与一个电源线连接，将选择晶体管的一个源/漏区与一个位线连接，并且将选择晶体管的栅电极与一字线连接，并且将该二极管结构连接到公共源/漏区和存储晶体管的栅电极之间。
本发明的其它结构由从属权利要求提供。
在按本发明的DRAM单元装置中，突出的特点是如此来提高集成密度，将各自放大存储单元的选择晶体管和存储晶体管，构成为各自相对于一个衬底主面的垂直MOS晶体管。在此该选择晶体管和存储晶体管是上下重叠地布置的，并且经一共同的源/漏区互相连接的。与各已知的装置相比较，由此在集成密度方面可获得倍数2。
垂直MOS晶体管是既可在一个沟槽的侧壁上也可在各凸起结构，例如柱体的各侧壁布置的。
存储晶体管的源/漏区是与电源线连接的，选择晶体管的源/漏区是与位线连接的，而选择晶体管的栅电极是与字线连接的。一种二极管结构是连接到共同源/漏区和存储晶体管的栅电极之间的。
该衬底优先具有垂直于衬底主面布置的若干柱体。一个存储单元的选择晶体管和存储晶体管是各自布置在各柱中之一个柱体的各侧壁上的，在此选择晶体管和存储晶体管的栅电极以及二极管结构环状地包围着柱体。由于这些栅电极各自环形地包围这些柱体，沟道分布在柱体的环状表面。与一个平面MOS晶体管相比较，该MOS晶体管如同这些柱体那样是以同一结构精度制造的，选择晶体管和存储晶体管在此实施形式中具有大4倍的沟道宽度。由此在此实施形式中不仅实现了选择和存储晶体管的较高集成密度，而且也实现了选择晶体管与存储晶体管的较高的电流承载能力。通过选择和存储晶体管的这个提高的电流承载能力，可以在读出各存储单元时，在位线上采集一个较高的信号，根据存储晶体管源/漏区与电源线的连接该信号是供支配的。
该电源线尤其至少部分地分布在各柱体下的衬底里，在此，该电源线既可以构成为对所有存储单元共同的贯通的板，也可以构成为格栅状的板，或者构成为大量平行走向的条状线。
将电源线构成为贯通的板具有简化可制造性的优点。
将电源线构成为格栅状板的优点在于，可以对各柱体的材料加上衬底电位，或者加上界靠在各柱体上的掺杂阱的电位。以此方式避免了浮动的体效应。
将电源线构成为分立的，平行分布线的形式，其优点在于，可以经这些分立的电源线估价这些存储单元。
将二极管结构构成为NP二极管和/或肖特基二极管属于本发明的范围。
一种其它的可能性在于，按具有厚度约为1至2nm介电膜的薄膜构件的要求，将该二极管结构制成薄膜二极管，以便使直接隧道贯穿成为可能。该介电膜位于两个例如由多晶硅制成的不同掺杂的半导膜之间。
优先在相邻柱体的二极管结构之间布置一种外加的导电结构，它与界靠在其上的二极管结构的表面共同形成一个外加的电容。
尤其通过采用自校正的各工艺步骤制造该存储单元装置。为了形成各柱体首先刻蚀第一批和第二批沟槽，在此不仅第一批沟槽而且第二批沟槽是带状的，并且基本上是互相平行分布的，以及第一沟槽交叉第二批沟槽。由此可以以一种在各自的工艺中最小可制造的结构尺寸F的边长，和一种最小可制造结构尺寸F的间距制造这些柱体。以此方式可以实现每存储单元4F2的位置需求。
为了形成各柱体，尤其首先刻蚀第一和第二批部分沟槽，它们的分布符合第一和第二沟槽的分布，并且它们的深度小于第一批和第二批沟槽的深度。随后在第一批和第二批沟槽的底面上形成一个掺杂区。通过进一步的刻蚀，从第一批和第二批部分沟槽生成第一批和第二批沟槽。在此通过掺杂区的结构化，在第一和第二批部分沟槽的底部各自生成共同的源/漏区。该共同源/漏区是环状地布置在各自柱体的侧壁上的。不仅通过注入，还通过例如由掺杂玻璃的掺杂源的向外扩散可以形成该掺杂区。
当以一种贯通板的形式实现电源线时，在形成这些柱体之前生成该电源线。当以一种格栅状板形式实现该电源线时，在形成这些柱体之后在第一批和第二批沟槽的底面作为掺杂区域来生成该电源线。
首先刻蚀第一批沟槽，并且在它们的底面上通过注入或扩散生成这些电源线，这属于形成分立电源线的本发明范围。随后对此垂直打开第二批沟槽。然后用绝缘材料充填第一批沟槽和第二批沟槽。该绝缘材料在此大致到达共同源/漏区布置在其中的高度。通过由例如掺杂玻璃的一个掺杂材料源的向外扩散，随后形成环状地包围各柱体的共同源/漏区。
尤其在应用各侧墙技术(Spacertechnik)的条件下，通过淀积相应的各薄膜和各向异性地反刻蚀这些薄膜，形成存储晶体管和选择晶体管的栅电极以及二极管结构。以此方式这些结构可以具有小于在各自工艺中最小可制造的结构尺寸F。
至少在主面的区域内衬底具有单晶硅，这属于本发明的范围。尤其是一种单晶硅片或者一种单晶的，作为衬底一部分的单晶硅薄膜是适合于作为衬底的，该衬底在一个载体片上具有一个绝缘薄膜，并且在其上具有该单晶硅薄膜。此外属于本发明范围的还有，衬底在主面区域内具有SiC。
尤其在采用不同掺杂的硅薄膜和/或金属硅化物的条件下生成二极管结构。
以下用在各附图中所示的各实施例详述本发明
图1表示通过一个p掺杂的衬底的一个剖面，该衬底带有一个埋入的n+掺杂薄层和一个SiO2薄膜。
图2表示在形成由SiO2薄膜做的硬掩模后和形成各柱体后，通过衬底的剖面。
图3表示在图2上的一个顶视图。
图4表示在图2中的通过在形成掺杂区域后的衬底的剖面。
图5表示通过衬底的剖面，该衬底是在形成用于制备各柱体的第一批和第二批沟槽之后的。
图6表示通过衬底的剖面，该衬底是在形成栅极介电质材料和第一批掺杂多晶硅侧墙之后的。
图7表示通过衬底的剖面，该衬底是在形成扩散势垒区和第二批掺杂多晶硅侧墙之后的。
图8表示通过在形成一个第一间隔氧化物薄膜之后的衬底的剖面。
图9表示通过衬底的剖面，该衬底是在形成各导电结构之后的，这些结构是布置在第二掺杂多晶硅侧墙的表面上的。
图10表示通过衬底的剖面，该衬底是在形成一个第二间隔氧化物薄膜和一个可导电的薄膜之后的。
图11表示在衬底上的一个顶视图，该衬底是在用于形成字线段的一个导电薄膜结构形成之后的。
图12表示在形成第三批掺杂多晶硅侧墙之后，衬底的，在图10中所示的剖面。
图13表示通过一个衬底的一个剖面，在此衬底中已形成一个格栅状的电源线。
在各图中的各图形是不按比例的。
在一个由具有基本掺杂约为1016cm-3的p掺杂单晶硅做的衬底1中，通过用剂量约为1014cm-2和能量约为2MeV的砷的注入，在约为1μm的深度上，生成一种具有约为O.2μm厚度的一个埋入的n+掺杂薄层2(参见图1)。替代地可采用一个n+掺杂的硅衬底作为衬底1，在此硅衬底的表面上生成一个p掺杂的外延薄膜。
界靠在一个主面4上，通过用剂量为2×1015cm-2和能量为200keV的砷的注入，生成一个厚度约为O.1μm的，n+掺杂的薄层5。
例如在一种TEOS方法中，随后将一种膜厚度约为200nm的SiO2薄膜4淀积在衬底1的主面4上。在采用光刻的工艺步骤条件下，通过SiO2薄膜3的结构形成一个硬掩模3’(参见图2)。
该硬掩模3’具有正方的大量元件，它们是网点状布置的，它们有例如为0.15μm的边长和例如为0.15μm的相互之间的间距。在硬掩模3’的各大量元件之间，n+掺杂的薄层5的表面是暴露的。通过硬掩模3’各大量元件的网点状布置，在相邻的各大量元件之间分布着各带状的掩模沟槽，在此，垂直于第二层面和平行于主面4分布的第一批掩模沟槽，与在所示剖面之外的，平行于第二面分布的第二批掩模沟槽相交。
在采用硬掩模3’作为刻蚀掩模的条件下刻蚀第一批部分沟槽61和第二批部分沟槽62。例如用HBr,Cl2进行刻蚀。刻蚀的深度例如为1.0μm。刻蚀深度必须足够大，使第一批部分沟槽61和第二批沟槽62延伸入埋入的n+掺杂薄层2上部的，p掺杂的衬底材料1之中。
在刻蚀第一批部分沟槽61和第二批部分沟槽62时，n+掺杂的薄层5结构化。在此形成随后要制造的选择晶体管的各源/漏区域5’。
通过以剂量为5×1015cm-2和能量为50keV的砷或者磷的注入和随后的退火，在第一批部分沟槽61和第二批部分沟槽62的底面形成一个掺杂区域7(参见图4)。相应于第一批部分沟槽61和第二批部分沟槽62的分布，该掺杂区域7具有一个平行于主面4的格栅状截面。在通过随后各高温步骤的外向扩散之后，掺杂区域7的深度例如约为0.1μm。是这样来估量该深度的，使得该掺杂区域7不延伸到埋入的n+掺杂薄层2的表面。
为了防止第一批部分沟槽61和第二批部分沟槽62暴露的各侧壁的掺杂，用约为20nm薄的各SiO2侧墙掩蔽这些侧壁是有利的(未表示出)，通过淀积一个20nm厚的SiO2薄膜和各向异性的反刻蚀形成这些侧墙。
在采用硬掩模3’作为刻蚀掩模的情况下，通过用Cl2,HBr各向异性的刻蚀，从第一批部分沟槽61和第二批部分沟槽62形成第一批沟槽8和第二批沟槽(在该剖面中看不到)，这些沟槽从主面4延伸到已埋入的n+掺杂薄层2之中(见图5)。第一批沟槽8和第二批沟槽的深度约为1.0μm。在此在第一批沟槽8和垂直于其分布的第二批沟槽之间形成各硅柱体9(见图5)。在形成各硅柱体9时形成掺杂的格栅状区域7的结构。在此在各硅柱体9的各侧壁上产生各环形的公共的源/漏区7’(见图5)。
通过热氧化形成例如为5nm厚度的一个第一栅极氧化物10(见图6)。该第一栅极氧化物10至少覆盖在公共源/漏区7’和已埋入的n+掺杂薄层2之间的各硅柱体9的这些侧壁。
通过淀积由薄膜厚度例如为30nm的，在线n+掺杂多晶硅做的一个第一导电薄膜，和随后用C2F6的各向异性反刻蚀，形成第一批掺杂的多晶硅侧墙11。这些第一掺杂多晶硅侧墙11覆盖各硅柱体9侧壁的下部区域。这些第一掺杂的多晶硅侧墙11至少延伸到面向埋入的n+掺杂薄层2的，公共源/漏区7’的pn结，该结带有各硅柱体9的p掺杂衬底材料。该第一掺杂多晶硅侧墙11环状地包围各自的硅柱体9。形成一个存储晶体管的栅电极，由界靠在各自硅柱体9的，作为源/漏区的埋入的n+掺杂薄层2的部分，由在相应硅柱体9中的公共源/漏区7’，和由布置在其间的p掺杂硅形成该存储晶体管。
随后将一个例如由SiO2，氮化的SiO2或Si3N4做的，薄膜厚度约为0.5至15μm的介电薄膜，置放在该第一掺杂多晶硅侧墙11的表面上。为明了起见未示出该介电薄膜。将一个例如由在线n掺杂多晶硅做的第二导电薄膜，淀积到和各向异性地反刻蚀到此介电薄膜上。由此形成一个第二掺杂多晶硅侧墙12(见图7)。该第二掺杂多晶硅侧墙12环状地包围该第一掺杂多晶硅侧墙11，并且与介电薄膜和第一掺杂多晶硅侧墙11，共同形成一个具有不对称特性曲线的集成二极管。为此将掺杂物深度在第一掺杂多晶硅侧墙中调定到约为1020cm-3，并且在第二掺杂多晶硅侧墙中调定到约为1017cm-3。
通过淀积可流动(verfliessbar)SiO2形成一个第一间隔氧化物薄膜13，它充填第一批沟槽8和第二批沟槽的下部区域直到公共源/漏区7’的高度。在此，该第一间隔氧化物薄膜13让第二掺杂多晶硅侧墙12的表面一部分未被覆盖(见图8)。通过一种各向同性的刻蚀，例如用HF除去第一栅极氧化物10的暴露部分。随后淀积一种可形成硅化物的金属例如钛或钨，并形成硅化物。以此方式在第二掺杂多晶硅侧墙12的表面上，生成一种金属硅化物的导电结构14，此结构14将第二掺杂多晶硅侧墙12与公共源/漏区7’连接(见图9)。通过第二批掺杂多晶硅侧墙12的一种为1017cm-3的掺杂，并且通过采用用于一种导电结构14的硅化钛，该导电结构14与该第二掺杂多晶硅侧墙形成一种肖特基二极管。将此肖特基二极管与由第一掺杂多晶硅侧墙11和第二掺杂多晶硅掺杂侧墙12形成的二极管共同用作为二极管结构。替代地也可单独采用此肖特基二极管或由第一掺杂多晶硅侧墙11和第二掺杂多晶硅侧墙12形成的二极管，在此该第二掺杂多晶硅侧墙12则是p型掺杂的。
随后通过淀积可流动的氧化物，生成一种第二间隔氧化物薄膜15，它完全覆盖住该导电结构14(见图10)。通过热氧化在各柱体9的暴露的侧壁上形成一种薄膜厚度例如为5nm的第二栅极氧化物16。
随后淀积一种例如薄膜厚度为100nm的，例如由在线掺杂的n+掺杂多晶硅的导电薄膜17(见图10)。通过该导电薄膜的反刻蚀和结构化，在各相邻硅柱体9之间形成各字线段17’(见图11中的顶视图)。这些字线段17’与界靠于其上的这些硅柱体9形成各自平行的，带状的图形，它们是互相离开的。在各自由各字线段17’和所属各硅柱体9形成的相邻的带状图形之间，第二间隔氧化物薄膜15的表面是暴露的。
通过例如用HF各向同性地刻蚀，除去第二栅极氧化物16的暴露部分。进行一种热氧化，在氧化时在各暴露的硅表面上形成一种第三栅极氧化物18。以一种例如为5nm的厚度形成该第三栅极氧化物18。随后淀积一种例如由在线n+掺杂多晶硅做的导电薄膜，并且通过各向异性的反刻蚀结构化。在此形成一个第三掺杂多晶硅侧墙19，它环状地包围各自的硅柱体9(见图12)。该第三掺杂多晶硅侧墙19形成读出晶体管的一个栅电极，由公共源/漏区7’，硅柱体9的P型掺杂的硅和由源/漏区5’形成该读出晶体管。这些第三掺杂多晶硅侧墙是布置在各字线段17’的表面上的。
制成与这些字线段17’的一种导电连接，其办法是在采用HF的情况下，用一种各向同性的刻蚀除去在各字线段17’暴露表面上的该第三栅极氧化物18，随后淀积一种约为30nm厚度的，在线n+掺杂的多晶硅薄膜。用一种侧墙刻蚀形成第四批多晶硅侧墙20，它们将这些字线段17’与这些第三多晶硅侧墙19导电地连接。这些第三掺杂多晶硅侧墙19与这些字线段17’共同形成这些字线。
以已知的方式，通过淀积另一间隔氧化物，通过用于通往各源/漏区5’的位线连接的接点孔的刻蚀，通过形成各位线、多次金属化和各钝化薄膜制成此存储单元的装置(未详细示出)。
在一其它的实施例中进行如用图1至5已述的工艺步骤，在此却不进行埋入的n+掺杂薄膜2的形成。在实现图5中所达到的工艺状况之后，用剂量例如为1015cm-2的砷和例如为30keV的能量进行砷注入，以便在第一批沟槽8和第二批沟槽底面形成一种格栅状的n+掺杂区域2’(见图13，在此图中像第一实施例一样相同部分用相同的标记号表示)。如此来设计格栅状n+掺杂区域2’的相邻隔膜的尺寸，使在它们之间可以布置衬底1的p型掺杂硅。
随后如用图6和7那样说明的各工艺步骤和进行这些工艺步骤。在形成各第二掺杂多晶硅侧墙12之后，进行热氧化以形成在各第二掺杂多晶硅侧墙12(未表示)表面上的一种薄的SiO2薄膜。该SiO2薄膜具有约为5nm的厚度。随后通过淀积在线掺杂的多晶硅和多晶硅的反刻蚀形成一种导电的充填物，它充填第一批沟槽8和第二批沟槽的底面，并且它最多延伸到各第二掺杂侧墙12的高度。该导电的充填物13’与该第二掺杂多晶硅侧墙12形成一种外加的电容，它提高用于存储表示信息的电荷的总布置的电容。可以触点接通(未表示)该导电充填物13’，并且有一确定的电位加在它上面。
以下如用图9至12描述的那样制备该存储单元装置。
权利要求
1．DRAM单元装置，-其中，在一个衬底(1)中集成地配置大量动态自放大存储单元，-其中，每个存储单元具有一个选择晶体管，一个存储晶体管和一个二极管结构，-其中，选择晶体管和存储晶体管是各自构成相对于衬底的一个主面的垂直MOS晶体管，-其中，选择晶体管和存储晶体管是互相叠起布置的，并且经一个公共的源/漏区域(7’)互相连接，-其中，存储晶体管的一个源/漏区(2)是与一电源线连接的，选择晶体管的一个源/漏区(5’)是与一个位线连接的，并且选择晶体管的栅电极(19)是与一字线(17’,19)连接的，并且该二极管结构(11,12,14)是连接在公共源/端区(7’)和存储晶体管的栅电极(11)之间的。
2．按权利要求1的DRAM单元装置，-其中，该衬底(1)具有各柱体(9)，它们是垂直于衬底主面布置的，-其中，选择晶体管和存储晶体管是各自布置的各柱体(9)之一的各侧壁上的，在此选择晶体管和存储晶体管的各栅电极(11,19)和该二极管结构(12,14)环状地包围这些柱体(9)。
3．按权利要求2的DRAM单元装置，-其中，电源线(2)至少局部地分布在各柱体(9)下面的衬底(1)中，-其中，该字线具有布置在各相邻柱体(9)之间的线段(17’)，并且这些线段(17’)是与各选择晶体管的，包围这些柱体(9)的这些栅电极(19)连接的，-其中，二极管结构(11,12,14)是各自布置在字线下面的。
4．按权利要求1至3之一的DRAM单元装置，其中，该二极管结构具有一个np二极管和/或一个肖特基二极管和/或一个薄膜二极管。
5．按权利要求1至4之一的DRAM单元装置，其中一种外加的导电结构(13’)是布置在各相邻柱体(9)的各二极管结构(11,12,14)之间的，该结构(13’)与界靠于其上的二极管结构(12)的表面共同形成一个外加的电容。
6．用于制造一种动态自放大存储单元装置的方法，-其中，在一个衬底(1)中生成大量动态自放大存储单元，它们各自具有一个选择晶体管，一个存储晶体管和一个二极管结构，-其中，选择晶体管和存储晶体管各自形成相对于衬底(1)的一个主面(4)的垂直MOS晶体管，-其中，选择晶体管和存储晶体管是互相叠起布置的，并且是经一公共的源/漏区(7’)互相连接的，-其中，将存储晶体管的一个源/漏区(2)与一个电源线连接，将选择晶体管的一个源/漏区(5’)与一个位线连接，并且将选择晶体管的栅电极(19)与一字线(17’,19)连接，并且将该二极管结构(11,12,14)连接到公共源/漏区(7’)和存储晶体管的栅电极(11)之间。
7．按权利要求6的方法，-其中，该衬底(1)配备了各柱体(9)，它们是垂直于衬底(1)的主面(4)布置的，-其中，将选择晶体管和存储晶体管各自形成在这些柱体(9)中之一的各侧壁上，在此选择晶体管和存储晶体管的各栅电极(19)和二极管结构(11,12,14)环状地包围这些柱体(9)。
8．按权利要求7的方法，-其中，为了形成主面(4)中的各柱体，刻蚀第一批沟槽(8)和第二批沟槽，在此这些第一沟槽和第二沟槽各自是带状的，并且主要地互相平行地分布，并且这些第一沟槽(8)和第二沟槽互相交叉，-其中，在该主面(4)上各自形成选择晶体管的，与位线连接的源/漏区(5’)，在这些柱体(9)的底面上形成存储晶体管的，与电源线连接的源/漏区(2)，并且在这之间在这些柱体(9)的各侧壁上，形成环状掺杂区域形式的公共源/漏区(7’)。
9．按权利要求8的方法，-其中，为了形成这些柱体(9)首先刻蚀第一批和第二批部分沟槽(61,62)，它们的分布相当于这些第一沟槽(8)和第二沟槽的分布，它们的深度却是比这些第一沟槽(8)和第二沟槽的深度小，-其中，在这些第一部分沟槽(61)和第二部分沟槽(62)的底面上生成一个掺杂区域(7)，-其中，通过进一步的刻蚀由这些第一部分沟槽(61)和第二部分沟槽(62)生成这些第一和第二沟槽(8)，在此通过掺杂区域(7)的结构化在这些第一部分沟槽(61)和第二部分沟槽(62)的底面上，各自生成公共源/漏区(7’)。
10．按权利要求9的方法，其中，在形成这些柱体(9)后，在这些第一沟槽(8)和第二沟槽的底面上生成作为格栅状掺杂区域的电源线(2’)。
11．按权利要求7至10之一的方法，-其中，为了形成存储晶体管和二极管结构(12)的栅电极(11)，淀积一个具有主要为保形的覆盖边缘的第一掺杂薄膜，并且各向异性地反刻蚀此薄膜，在此产生一个第一掺杂侧墙(11)，-其中，淀积一个具有主要为保形的覆盖边缘的，第二掺杂薄膜，并且各向异性地反刻蚀此薄膜，在此产生一个第二掺杂侧墙(12)，-其中，形成一个导电的结构(14)，它是局部地布置在第二掺杂侧墙(12)的表面上的，并且是与公共源/漏区(7’)连接的。
12．按权利要求11的方法，其中，在布置在各相邻柱体(9)上的各第二掺杂侧墙(12)之间，形成一个掺杂充填物(13’)，它与该第二掺杂侧墙形成一个外加的电容。
13．按权利要求11或12的方法，-其中，该衬底(1)至少在主面(4)的范围内具有单晶硅，-其中，第一掺杂薄膜和第二掺杂薄膜含有掺杂硅，-其中，该导电结构(14)含有金属硅化物。
全文摘要
在自放大的动态存储单元装置中,每个存储单元具有一个选择晶体管,一个存储晶体管和一个二极管结构。选择晶体管和存储晶体管是垂直MOS晶体管,并且是互相叠起布置的。它们经一公共源/漏区(7’)互相连接。存储晶体管的一个源/漏区(2)与一个电源线连接,选择晶体管的一个源/漏区(5’)与一个位线连接,选择晶体管的栅极(19)与一个字线连接。二极管结构(11,12,14)连接在存储晶体管的公共源/漏区(7’)和栅电极(11)之间。
文档编号H01L21/8242GK1211076SQ9811513
公开日1999年3月17日 申请日期1998年6月26日 优先权日1997年6月27日
发明者W·克劳斯赫纳德, F·霍夫曼 申请人:西门子公司