专利名称：半导体器件及其利记博彩app
技术领域：
本发明涉及半导体器件及其利记博彩app，尤其涉及用于构造具有CMOS结构的输入/输出缓冲电路的MOS晶体管结构及其利记博彩app。
图11显示了普通NMOS晶体管的剖视图。如图11所示，该晶体管包括半导体衬底101和形成在半导体衬底101的无源区的表面上的元件隔离区102。从半导体衬底101的表面向下形成有预定深度的P阱103，在半导体衬底101的表面上形成有含N型杂质的源/漏区104。在两个源/漏区104之间形成沟道区105，在沟道区上形成栅氧化膜106，在栅氧化膜106上有栅电极107。另外，在栅电极107的横向部分形成侧壁108。
另外，尽管图11的剖视图未示出，分别在源/漏区104的表面上形成接触，它出现在栅极长度方向的剖面上。
而且，在器件中如图11所示的NMOS晶体管符合0.6μm或更小的设计标准时，P阱103具有最高的杂质浓度。约3.0E17/cm3。
当P阱103的最高杂质浓度高于3.0E17/cm3，源/漏区104的N型高掺杂区的结电容增加，结果NMOS晶体管的电特性劣化。
而且，当半导体器件尺寸缩小时，阱中的杂质浓度将增加。这样，P阱和源/漏区104之间的PN结电容增加。结果，在产品特性中，输入/输出缓冲部分的输入/输出电容很难达到10pF或更小的标准。
接下来，将参照图12(a)至12(d)描述，一种用于制造含有包括图11所示NMOS晶体管的CMOS结构的半导体器件的方法。
图12(a)显示最终获得的晶体管的剖面结构，其中左边显示PMOS晶体管的形成部分，在中间显示NMOS晶体管的形成部分，右边显示存储单元的形成部分。
首先，如图12(b)所示，在含有元件隔离区102的半导体衬底101的NMOS晶体管形成区域和存储单元形成区域上形成掩膜109，元件隔离区用作无源区，使用掩膜109作为离子注入掩膜将N型杂质注入PMOS晶体管的形成区域以形成N阱110。之后，除去掩膜109。
然后，如图12(c)所示，在PMOS晶体管形成区形成掩膜111，使用掩膜111作为离子注入的掩膜将P型杂质注入NMOS晶体管形成区和存储单元形成区以形成P阱103。之后，移去掩膜111。
之后，如图12(d)所示，在PMOS和NMOS形成区上形成掩膜112，在存储单元形成区的有源区表面上注入杂质以形成阈值调节层113。之后，移去掩膜112。
进而，如图12(a)所示，依次形成栅氧化膜106，115和栅电极107，116。通过在相应区域注入N型或P型杂质形成源/漏区104和114。然后，在栅电极107和116的横截面上形成侧壁108和117。这样，形成了如图12(a)所示的晶体管。尽管在图12(a)中出现了阈值调节层113，为了简化未对其作说明。
含有CMOS结构的半导体器件可通过上述的制作步骤获得。然而，如上所述，具有如图12(a)所示结构的晶体管有一个问题，即，由阱和源/漏区形成的PN结的电容会增加。
图13显示具有减小的结电容的NMOS晶体管结构。图13所示的NMOS晶体管结构与图11所示的NMOS晶体管的不同之处在于阈值调节层105a形成在用作沟道的区域中，沟道包括两个邻近的源/漏区的端部，P阱103的掺杂浓度低于图11所示晶体管的P阱103的掺杂浓度。
通常，阈值调节层105a形成在有源区的整个表面上。然而，这里，层105a只在沟道区上形成。因而，恰好位于具有N型高掺杂的源/漏区104下面的P阱103的掺杂浓度可作得低于阈值调节层105a的掺杂浓度。因此，源/漏区104和下面的P阱103之间的结电容在一定程度上有所降低。
图14(a)至图14(c)表示一种用于制造半导体器件的方法，该器件具有包括如图13所示的晶体管的CMOS结构。
首先，完成类似于图12(b)和图12(c)所示的步骤。然后，如图14(a)所示，掩膜118形成在PMOS晶体管形成区和NMOS晶体管形成区上除沟道区以外的区域上。然后，用掩膜118作为离子注入掩膜注入P型杂质离子以在NMOS晶体管形成区的沟道区上形成阈值调节层105a，也在存储单元形成区的有源区的整个表面上形成相同浓度的阈值调节层105a。之后，移去掩膜118。
然后，与图12(d)所示类似，在PMOS和NMOS晶体管形成区上形成掩膜112。然后，向存储单元区注入额外的离子以形成阈值调节层113，如图14(b)所示。之后，除去掩膜112。
之后，完成与参照图12(a)说明的步骤类似的步骤，这样获得具有如图14(c)所示的CMOS结构的半导体器件。如上所述，该结构与图12(a)的MOS晶体管的特别不同之处在于阈值调节层105a形成在用作NMOS晶体管的沟道区的区域上。由于阈值调节层105a已形成，位于源/漏区104F的P阱103的杂质浓度可以减少。因此，源/漏区104与P阱103之间的结电容在一定程度上得以减小。
然而，如图14(a)至14(c)所示的制造方法与如图12所示具有CMOS结构的普通半导体器件如SRAM的利记博彩app相比，其步骤数增加了。需要一个额外的掩膜(掩膜版)来形成掩膜118和完成离子注入，该掩膜对普通SRAM工艺是不需要的。因此，由于步骤数增加了，制造成本也增加了。
至于图11至图14(d)中的半导体衬底101，CMOS SRAM使用N型衬底，含有双极晶体管的Bi-CMOSSRAM使用P型衬底。
另一种降低MOS晶体管的结电容的方法在公开的日本专利申请No.7-193134中公开。其中，制作了包含在逻辑电路部分中的MOS晶体管，它与图13的结构几乎相同。在此结构中，只在靠近栅电极107处形成沟道离子注入区105a(即图13的阈值调节层105a)，因而降低了源/漏区104和沟道离子注入区105a之间的结电容。而且，在形成存储单元的MOS晶体管中，向整个有源区和穿过场氧化膜的元件隔离区102注入沟道离子。在元件隔离区下的场分隔区中的离子增加，因而可降低场分隔区的宽度。因此提高了集成度。
然而，在公开的日本专利申请No.7-193134中公开的MOS晶体管中，存储单元部分和逻辑电路部分的沟道离子注入区同时形成，因而阈值的细微调整很困难。而且，类似于图14的情形，为了在存储单元的MOS晶体管的沟道区进行用于阈值调节的注入离子，和普通CMOSSRAM的制造相比要多用一个额外的掩膜。因此制造工艺复杂且制造成本增大。
而且，在公开的日本专利申请No.7-193134中公开的MOS晶体管具有常规的阱结构，其中与图13的MOS晶体管相似整个晶体管形成在P阱上。因此，有可能在一定程度上降低源/漏区和P阱区之间的边界上的结电容、但结电容很难得到很大的降低。
已经描述了当源/漏区104与P阱103之间的结电容增加时输入/输出缓冲部分的输入/输出电容将增加。图15所示的输入/输出电路具有这个问题。
如图15所示，输入/输出电路的输出边和输入边分别包括一个NMOS晶体管和PMOS晶体管。两个晶体管在输出边彼此相连，两个晶体管之间的点的电势被输出并在输入边施加到两个晶体管的栅电极上。而且，该焊点(Pad)的电势等于输出边的输出电势和输入边的输入电势。
输入/输出电路的输入/输出电容约等于输入边栅电容与输出边源/漏电容的和。输入边的栅电容依赖于MOS晶体管的栅氧化膜的厚度，当栅氧化膜的厚度降低时栅电容增大。输出边源/漏电容根据MOS晶体管的阱与源/漏区浓度决定，因为输出边晶体管要流过大电流，该晶体管具有大的尺寸，例如栅极宽度W约为几百微米，因此该部分的结电容大于其它部分。
在如上所述的普通半导体器件中，降低输入/输出电容以达到产品标准是很困难的。在如图13所示形成阈值调节层的方法中，尽管制造步骤增加了，但在一定程度上降低了输入/输出电容。
因此，本发明的目的是提供一种半导体器件及其制造方法，它具有降低的输入/输出电容而不会增加制作步骤。
根据本发明的一个方面，半导体器件至少包括形成在半导体衬底上的相同导电类型的第一和第二MOS晶体管。第一MOS晶体管形成在第一掺杂浓度的阱中。第二MOS晶体管包括沟道区、源区和漏区。第二MOS晶体管的沟道区、沟道区下面的区域和围绕第二MOS晶体管的元件隔离区下的区域是形成在第一掺杂浓度的各区中，第二MOS晶体管的源区和漏区与第二掺杂浓度区相接，第一掺杂浓度大于第二掺杂浓度。
在本发明的另一方面，在半导体器件中，由阱形成第一掺杂浓度区，由半导体衬底形成第二掺杂浓度区。
在本发明的另一方面，在半导体器件中，第一掺杂浓度区由阱形成，第二掺杂浓度区由另一个阱形成。
根据本发明的另一方面，半导体器件至少包括在半导体衬底上形成的相同导电类型的第一和第二MOS晶体管。第一MOS晶体管形成在具有第一掺杂浓度的阱中。第二MOS晶体管包括沟道区、源区和漏区。一个沟道区和第二MOS晶体管的沟道区下面的区域或围绕第二MOS晶体管的元件隔离区下面的区域由具有第一掺杂浓度的区域形成。第二MOS晶体管的源和漏区和第二MOS晶体管的其它沟道区加上沟道区下面的区域或元件隔离区下的区域形成后与第二掺杂浓度区相接，第一掺杂浓度大于第二掺杂浓度。
在本发明的另一方面，在半导体器件中，第一掺杂浓度区由阱形成，第二掺杂浓度区由半导体衬底形成。
在本发明的又一方面，在半导体衬底中，第二MOS晶体管的沟道区和沟道区下面的区域由第一掺杂浓度区形成。第二MOS晶体管的源区和漏区和元件隔离区下面的区域形成后与第二掺杂浓度区相接。
在本发明的又一方面，半导体器件的元件隔离区宽度被设为不小于5.0μm。
在本发明的又一方面，在半导体器件中，围绕第二MOS晶体管的元件隔离区下面的区域由第一掺杂浓度区形成。第二MOS晶体管的源区和漏区和第二MOS晶体管的沟道区加上沟道区下面的区域形成后与第二掺杂浓度区相接。
在本发明的又一方面，在半导体器件中，第二MOS晶体管的栅电极与源区或漏区的接触之间的距离是0.5至3.0μm。
在本发明的又一方面，在半导体器件中，第二MOS晶体管用作半导体器件的输入/输出缓冲器的输出部分。
根据本发明的又一方面，在含有至少第一和第二MOS晶体管的半导体器件的利记博彩app中，在第一MOS晶体管区形成第一掺杂浓度的阱。同时，第一掺杂浓度的其它阱在第二MOS晶体管的沟道区下面和围绕第二MOS晶体管的元件隔离区下面形成。为源区和漏区形成第二掺杂浓度区，第二掺杂浓度小于第一掺杂浓度。
图1表示根据本发明第一实施例的半导体器件的NMOS晶体管的剖视图；图2表示用于根据本发明的半导体器件的输出部分中的NMOS晶体管的结电容与浪涌耐压特性；图3是表示MOS晶体管的栅-接触距离的概念的顶视图；图4(a)至图4(d)表示根据本发明的第一实施例制作CMOSSRAM的方法。
图5表示根据本发明第二实施例的半导体器件的剖面图；图6表示根据本发明第三实施例的半导体器件的剖面图；图7表示根据本发明第三实施例的MOS晶体管的耐压与相邻有源区之间元件隔离区宽度或隔离区宽度的依赖关系；图8是根据本发明第四实施例的半导体器件的剖面图；图9是根据本发明第五实施例的半导体器件的剖面图；图10(a)至图10(d)表示根据本发明第五实施例的CMOS器件的利记博彩app；图11表示普通NMOS晶体管的剖面图；图12(a)至图12(d)表示普通CMOS半导体器件的利记博彩app；图13表示具有降低的结电容的普通NMOS晶体管的结构；图14(a)至图14(c)表示制作CMOS半导体器件的常规方法；图15表示一个输入/输出电路以说明输入/输出电容。
图1表示根据本发明的第一实施例的半导体器件的剖面图。在图1中，包含在逻辑电路中的普通NMOS晶体管Q1(第一MOS晶体管)的剖面图显示在左边，特别包含在逻辑电路的输入/输出缓冲器的输出部分的NMOS晶体管Q2(第二MOS晶体管)的剖面图显示在右边。
如图1所示，半导体器件包括掺杂浓度约为1.0E15/cm3(第二掺杂浓度)的半导体衬底1。元件隔离区2通过例如LOCOS氧化的方法形成在半导体衬底1上用作无源区的区域。在离半导体衬底1上普通NMOS晶体管形成区的表面预定深度处形成P阱3a。当围绕普通NMOS晶体管Q1的元件隔离2形成后，它从半导体衬底1的主平面升起时，在元件隔离区2下面P阱3a与其它部分相比形成在更浅的地方。
形成源/漏区4以便在半导体衬底1的表面区域维持一个用作沟道区5的区域。P阱36从元件隔离区2的底部向下形成，元件隔离区2则围绕输出NMOS晶体管Q2形成。当普通晶体管Q1和输出NMOS晶体管Q2以元件隔离区2为间隔相邻形成时，P阱36从元件隔离区2下的P阱3a连续形成。换句话说，P阱3a和3b分别在元件隔离区2下面分别形成，元件隔离区2与输出NMOS晶体管Q2和普通NMOS晶体管Q1的有源区相邻。
另外，在输出NMOS晶体管的沟道区5中和其下形成P阱3c。P阱3c形成后包括沟道区5的边上的源/漏区4的每个端部。
另外，在沟道区5上形成由绝缘膜如氧化硅膜制成的每个栅绝缘膜6，并在沟道5上的栅绝缘膜6上形成栅电极7。形成由绝缘膜制成的每个侧壁8以覆盖栅电极7的横截面。
进而，形成P阱3a、3b、3c以使其掺杂浓度为1.0至3.0E17/cm3(第一掺杂浓度)。
根据本发明的结构，对输出部分的NMOS晶体管的P阱结构作了调整，这样电容被有效地降低。因为当栅极图案有较宽的宽度和较大的面积时晶体管的电容更容易被降低，所以对输出晶体管的修改是有效的。输出缓冲部分的NMOS晶体管要求栅极宽度为几百微米，因此其电容可被特别有效地降低。
图2表示上述形成NMOS晶体管的输出部分的结电容与浪涌耐压特性。在图2中，Y轴以任意单位表示结电容和浪涌耐压。X轴表示栅极-接触距离，即，栅电极与连接源/漏区的接触之间的距离。结电容与栅极-接触距离的依赖关系由点划线表示，浪涌耐压与栅极-接触距离的依赖关系由图中的实线表示。
图3表示栅极-接触距离的概念。如图3的MOS晶体管的顶视图所示，栅电极7被安排为延伸通过晶体管有源区9的中间部分。栅电极7两侧的有源区的表层用作源/漏区4。有源区9与栅电极7相互交迭的部分用作沟道区5。而且，形成多个接触条10以接触源/漏区4的表面并从该处向上延伸。
栅极-接触距离是栅电极7的一端与接触10的一端之间的最短距离。另外，如图3所示，栅极宽度是有源区9在栅电极7延伸方向上的尺寸，有源层宽度定义了在栅极长度方向上源/漏区4的尺寸。有源层宽度很大地依赖于栅极-接触距离和接触10的尺寸。
如上文的背景技术所述，由图2可知，在输出部分的NMOS晶体管的特性中，结电容在很大程度上正比于栅极-接触距离。在0.4μm的设计标准量级，当栅极-接触距离为3.0μm或更小时可满足输入/输出电容的产品特性。另外，当栅极-接触距离为0.5mm或更大时浪涌耐压值可达到允许值。
因此，本发明对栅极-接触距离为0.5至3.0μm的MOS晶体管特别有效。
接着，下文参照图4(a)至图4(c)描述了一种制作CMOSSRAM的方法，该CMOSSRAM包括如图1所示用作输出部分的NMOS晶体管和普通NMOS晶体管，还包括PMOS晶体管和存储单元晶体管。
图4(a)表示最终获得的CMOSSRAM中各晶体管的剖面图。在图4(a)中，从左至右依次为包含在逻辑电路中的普通PMOS晶体管T、普通NMOS晶体管Q1、形成存储单元部分的NMOS晶体管M，最后是形成输入/输出缓冲器的输出部分的NMOS晶体管Q2，这是本发明的特征部分。图4(b)至4(d)以相同次序表示上述MOS晶体管的剖面图。在图4(a)中，PMOS晶体管T包括P型高掺杂的源/漏区12和N阱11。
然后，下面顺序描述制作步骤。首先，如图4(b)所示，通过LOCOS氧化方法或类似方法在半导体衬底1的用作无源区的区域上形成元件隔离区2。接着，在包括用于普通逻辑电路、存储单元和输出部分的晶体管的区域NMOS晶体管形成区上形成光刻胶掩膜13的图案，这样只有PMOS晶体管形成区暴露出来。然后，注入N型杂质离子以在PMOS晶体管形成区上形成从半导体衬底1的表面直至预定深度的N阱11。之后，除去掩膜13。
然后，如图4(c)所示，在PMOS晶体管形成区上形成掩膜14a，同时，在输出NMOS晶体管Q2的有源区中用于源/漏极的区域上形成掩膜14b。
接下来，注入P型杂质以在逻辑电路的普通NMOS晶体管形成区和存储单元的NMOS晶体管形成区中形成从半导体衬底1的表面至预定深度的P阱3a、与P阱3a的形成同时，在围绕NMOS晶体管形成区的元件隔离区的下面形成P阱3b，在用作沟道5的表面区中从半导体衬底1向下至预定深度形成P阱3c。
P阱3a、3b、3c具有相同的杂质浓度，峰值浓度约为3.0E17/cm3(第一掺杂浓度)。当P阱3a、3b、3c的浓度调整为1.0E17/cm3或更多时，P阱3a、3b、3c可完全抽取由热载流子效应产生的空穴，能稳定阱的电势而不会增加P阱的电阻。之后，除去掩膜14a和14b。
然后，如图4(d)所示，在存储单元的NMOS晶体管形成区之外的区域做上掩膜15的图案，在NMOS晶体管形成区的有源区的表层上选择性地注入离子。这样，形成了阈值调节层16以调整NMOS晶体管M的阈值量级。阈值调节层16的浓度比其它NMOS晶体管的沟道区的浓度高。之后，除去掩膜15。
然后，如图4(a)所示，形成各栅绝缘膜6，并在沟道区5上的栅绝缘膜6上形成各栅电极7。接着，在栅电极8的横截面上形成由绝缘膜作成的侧壁8。通过上述步骤，获得了具有图4(a)结构的MOS晶体管。这里没有解释对源/漏区4或12形成各个接触或形成层间绝缘膜或上引线层(Lead Layer)的后续步骤。
如上所述，在本发明的CMOSSRAM的利记博彩app中，包含在输出部分中的NMOS晶体管的P阱3b和3c可与其它NMOS晶体管的P阱3a同时形成。另外，用作离子注入掩膜的掩膜14b可与做在PMOS晶体管形成区上的掩膜14a同时形成。因此，制作步骤不比常规制作步骤多。
在如此制作的半导体器件的输出部分的NMOS晶体管中，源/漏区4的N型高掺杂区部分通过与普通NMOS晶体管不同的小的表面与P阱3b和3c相接，只有源/漏区的端部与P阱3b和3c相接。源/漏区4的底面与低掺杂的P型半导体衬底1相接，这样在该部分形成的PN结的结电容降低了。因此，与常规结构的晶体管相比，源/漏电容降低了。
P阱3c在沟道区5下面形成，P阱3c的掺杂浓度可设为能够稳定P阱电势的值。P阱3b也在元件隔离区2的下面形成。因此，元件分离能力增大，且形成元件隔离区2的尺寸与未形成P阱的情形相比降低了。因此，本发明还具有降低半导体元件的尺寸的优点。
上文描述的是其中使用了P型半导体衬底1的输入/输出缓冲器的输出NMOS晶体管的结构。然而，上述实例也可用于其中使用N型半导体衬底的输入/输出缓冲器的输出PMOS晶体管，并可获得与上文所述相同的优点。
为形成包括双极晶体管和类似上述实例的MOS晶体管的Bi-CMOSSRAM，需使用P型半导体衬底，然而，为形成包括MOS晶体管的CMOSSRAM，需使用N型半导体衬底。
另外，由图1所示结构的MOS晶体管具有降低的源/漏电容，它不但可用于形成Bi-CMOSSRAM或CMOSSRAM，而且可应用于其它半导体器件。将MOS晶体管结构应用于某些大尺寸晶体管可有效地降低结电容。
下面描述本发明的第二实施例。图5表示根据本发明第二实施例的半导体器件的剖面图。在图5中，包括在逻辑电路中的普通NMOS晶体管Q1(第一MOS晶体管)的剖面图显示在左边，包括在逻辑电路的输入/输出缓冲器的输出部分中的NMOS晶体管(第二MOS晶体管)的剖面图显示在右边。
在上述的第一实施例中，输出NMOS晶体管Q2的P阱3b与源/漏区4相接。作为对比，在第二实施例中，输出NMOS晶体管Q2的P阱3b不与源/漏区4相接，如图5右侧所示。在平面图中，输出MOS晶体管的P阱3b的边界部分是在元件隔离区2的外周界之内。
形成图5所示的输出部分NMOS晶体管的方法除下述点之外几乎与第一实施例相同。在图4(c)所示的制作步骤中，掩膜14b形成在输出NMOS晶体管形成区上。这时，掩膜14b覆盖了元件隔离区2的端部，这样区2的端部没有暴露。使用这样获得的掩膜14b完成离子注入以获得图5所示的P阱。具有图5结构的NMOS晶体管可通过下述类似于第一实施例的其它步骤获得。
在图5所示的输出NMOS晶体管中，源/漏区4的底面没有与P阱相接，而与低掺杂的半导体衬底1相接。另外，与图5左边所示的普通NMOS晶体管相比较，P阱3b不与源/漏区4相接。因此，结电容可进一步降低。
而且，制作步骤数可与诸如具有CMOS结构的SRAM等普通半导体器件的制作步骤数相同。因此，不需制作额外的掩膜(掩膜版)，制造成本没有增加。
在第二实施例中，所述的形成在P型半导体衬底1上的NMOS晶体管的结构与第一实施例中类似。有可能在N型半导体衬底上形成类似结构的PMOS晶体管。这时也可获得同样的优点。
而且，P阱3b在元件隔离区2下面形成，这样还可提高元件分离特性。与在元件隔离区2的下面不形成P阱3b的情形相比，可以降低元件隔离区2的尺寸。因此，半导体元件的尺寸可进一步降低。
图6是根据本发明第三实施例的半导体器件的剖面图。在图6中，左边是包含在逻辑电路中的普通NMOS晶体管Q1(第一MOS晶体管)，右边表示特别包含在逻辑电路的输入/输出缓冲器的输出部分中的NMOS晶体管Q2(第二MOS晶体管)的剖面图。
在第一和第二实施例中，描述了形成在P型半导体衬底1上的输入/输出缓冲器的输出NMOS晶体管。在该晶体管的结构中，P阱3b在元件隔离区2下面形成，元件隔离区2在晶体管的有源区的周界处形成。
作为对比，第三实施例与第一和第二实施例的不同之处在于第三实施例的输出NMOS晶体管在元件隔离区2之下没有形成P阱。相反，元件隔离区2直接与半导体衬底1相接，如图6所示。
形成图6所示的NMOS晶体管的方法除下述点外与第一实施例相同。在图4(c)所示的步骤中，可通过使掩膜14b形成后只在沟道区5上有开口部分，并通过这样形成的掩膜进行离子注入来形成P阱3c。可通过下述类似于第一实施例的其它步骤获得图6结构的NMOS晶体管。
在上述的输出NMOS晶体管中，P阱3c从沟道5向下形成至预定深度，这样可保证稳定的阱电势。而且，源/漏区4除与P阱3c形成PN结外不与浓度和P阱3c相等或更高的其它区域形成PN结。
因此，与图6左边的常规NMOS晶体管Q1相比，有可能降低结电容。制作该NMOS晶体管的步骤不比常规CMOSSRAM的多。因此避免了由于增加掩膜(掩膜版)而使制作成本增大。
当元件隔离区2能具有足够的尺寸时，具有图6结构的NMOS晶体管能有效地使用。从图7的耐压特性对元件隔离区尺寸(两相邻有源区的距离或隔离宽度)的依赖关系可见，当元件隔离区的尺寸在5.0μm或更大时它具有足够的元件隔离能力。而且，与常规利记博彩app相比，结电容可降低而不会增加制作步骤。
在上述实施例中显示了在P型半导体衬底1上形成的输出NMOS晶体管。与上述方式类似，可在N型半导体衬底上形成具有相同优点的输出PMOS晶体管。
下面描述本发明第四实施例。
图8表示根据本发明第四实施例的半导体器件的剖面图。在图8中，左边表示包含在逻辑电路中的普通NMOS晶体管Q1(第一NMOS晶体管)的剖面，右边表示包含在逻辑电路的输入/输出缓冲器的输出部分的NMOS晶体管Q2(第二NMOS晶体管)的剖面。
在第一和第二实施例中，P阱3b形成在元件隔离区2下面，P阱3c形成在沟道区5下面。作为对比，第四实施例与第一和第二实施例的不同之处在于P阱3c没有在沟道区5下面形成，尽管P阱3b在元件隔离区2下面形成，如图8右边所示。
形成构成图8所示的输出部分的NMOS晶体管的方法除下述点外与第一实施例的相同。在此实施例中，在图4(c)所示的步骤中，可通过形成掩膜14b使其只在元件隔离区2上有开口部分并通过这样形成的掩膜14b进行离子注入来形成P阱3b。可通过下面类似于第一实施例的其它步骤来获得图8所示结构的NMOS晶体管。
在图8所示的输出NMOS晶体管中，源/漏区4与P阱的接触面很小。
在这样形成的输出NMOS晶体管Q2中，与图8左边的常规NMOS晶体管Q1相比，源/漏电容大大降低。而且，保证了足够的元件隔离特性。
与其它实施例相似，在第四实施例中描述了在P型半导体衬底1上形成的输出NMOS晶体管。然而，不需多说，用类似方法可在N型半导体衬底上形成具有相同优点的输出PMOS晶体管。
制造第三和第四实施例的半导体器件的方法可概括如下。
在制作包括至少第一和第二MOS晶体管的半导体器件的方法中，在第一MOS晶体管形成区中形成第一掺杂浓度的阱。同时，在第二MOS晶体管的一个沟道区下或围绕第二晶体管的一个元件隔离区下形成第一掺杂浓度的另一个阱。对源和漏区及在第二MOS晶体管的另一沟道区下或围绕第二MOS晶体管的一个元件隔离区下形成一个第二掺杂浓度区，第二掺杂浓度区小于第一掺杂浓度。
下面描述本发明的第五实施例。
图9表示根据本发明第五实施例的半导体器件的剖面图。在图9中，左边表示包含在逻辑电路中的普通NMOS晶体管Q1(第一MOS晶体管)的剖面图，右边表示包含在逻辑电路的输入/输出缓冲器的输出部分中的NMOS晶体管Q2(第二MOS晶体管)的剖面图。
在第一至第四实施例中，在形成于P型半导体衬底1上的输出NMOS晶体管的源/漏区4下面没有形成阱。作为对比，第五实施例与上述第一至第四实施例的不同之处在于该实施例的半导体器件在源/漏区4下面形成有低掺杂浓度的阱17，如图9所示。
下面参照图10(a)至10(d)描述制作含有图9所示的NMOS晶体管的CMOS器件的方法。
图10(a)表示本发明的CMOS器件的结构。图10(a)中从左至右依次是普通NMOS晶体管T，普通NMOS晶体管Q0(第一MOS晶体管)，用于普通逻辑电路形成存储单元的NMOS晶体管M，最后是用于输入/输出缓冲器输出部分的NMOS晶体管Q5(第二MOS晶体管)。
在该半导体器件的制作中，首先如图10(b)所示，在半导体衬底1的主平面的无源区处形成元件隔离区2。之后，在NMOS晶体管区和形成存储单元的NMOS晶体管区上形成掩膜18a，并在围绕输出NMOS晶体管形成区的元件隔离区2上和输出NMOS晶体管的沟道形成区上形成掩膜18b。然后离子注入N型杂质以在PMOS晶体管形成区中形成N阱11并在输出NMOS晶体管0.5的源/漏区中形成N阱11a。之后，除去掩膜18a和18b。
然后，如图10(c)所示，在PMOS晶体管形成区上形成掩膜14a。之后，离子注入P型杂质，并在相应的NMOS晶体管形成区中和存储单元晶体管形成区中形成P阱3a。同时，P型杂质也注入到输出缓冲器的NMOS晶体管形成区中，在元件隔离区2下面形成P阱3b，并在沟道区下面形成P阱3c(第一掺杂浓度)。由于已经在输出NMOS晶体管的源/漏区4中及其下面形成了N阱11a，通过离子注入P型杂质在区域4中及其下面形成低掺杂浓度的P型阱17，该掺杂浓度低于P型3a、3b、3c(第二掺杂浓度)。之后，除去掩膜14a。
然后，如图10(d)所示，在存储单元晶体管形成区之外的区域形成掩膜19，进行离子注入在存储单元NMOS晶体管的有源区表面上形成阈值调节层16以精密调节沟道区的杂质浓度。之后，移去掩膜19。
通过上述制作工艺，可获得图10(a)所示的CMOS结构的半导体器件。为简单在图10(a)中未画出阈值调节层16。
在这样形成的输出NMOS晶体管中，源/漏区4与阱17相接，阱17与P型半导体衬底1或普通P型阱相比浓度较低。因此可以降低这部分的结电容。
至于各个阱的浓度，输出NMOS晶体管Q5的低浓度P型阱17具有最小的浓度，PMOS晶体管T的N阱11有中等的浓度，NMOS晶体管Q5的P阱3b和3c具有最高的浓度。存储单元晶体管的P阱3a的浓度约等于NMOS晶体管的P阱3b和3c的浓度。
输出NMOS晶体管Q5的低浓度P型阱17的峰值掺杂浓度调整为约1.0E17/cm3至3.0E17/cm3(第二掺杂浓度)。峰值掺杂浓度的最小值不小于1.0E17/cm3。如果掺杂浓度小于1.0E17/cm3，P阱17的电阻将增大，由于热载流子效应产生的空穴不能充分地抽取，导致地电势不稳定。因此，优选的阱17的掺杂浓度是大于1.0E17/cm3。
在上述的输出NMOS晶体管中，P阱3b和3c分别在沟道区5下面和在元件隔离区2下面形成。因此，增强了元件隔离特性，稳定了阱电势。而且，由于形成了P阱3b和3c，可获得高性能的半导体器件而不比常规CMOS利记博彩app增加任何制作步骤。
在第五实施例中，与其它实施例相似，输出NMOS晶体管也是在P型半导体衬底1上形成的。然而，不必多说，可在N型半导体衬底上形成具有同样优点的输出PMOS晶体管。
本发明的有利效果将在下面概括。
根据本发明的一个方面，半导体器件包括具有普通阱结构的第一MOS晶体管和以所述阱结构为特征的第二MOS晶体管。在第二MOS晶体管的源/漏区下面的区域的掺杂浓度(第二掺杂浓度)与半导体衬底的掺杂浓度相等。沟道区和沟道区下面的区域及元件隔离区下面的区域的掺杂浓度等于第一MOS晶体管的阱的掺杂浓度。因此，第二MOS晶体管的源/漏区与半导体衬底相接，半导体衬底的浓度比普通阱低。因此可降低源/漏区边界处的结电容。另外，可提高元件隔离特性并能稳定沟道区下面区域的阱电势。
在本发明的另一方面，半导体器件包括具有普通阱结构的第一MOS晶体管和以所述阱结构为特征的第二MOS晶体管。第二MOS晶体管的源/漏区下面的区域中的掺杂浓度小于阱的掺杂浓度。因而可降低第二MOS晶体管的源/漏电容。
在本发明的另一方面，半导体器件包括具有普通阱结构的第一MOS晶体管和以所述阱结构为特征的第二MOS晶体管。用作第二MOS晶体管的阱的掺杂区是围绕有源区在元件隔离区下面形成，没有在源/漏区下面形成。因而可降低源/漏区的边界部分的结电容，而且可提高元件隔离特性，因而阱是在元件隔离区下形成。另外与阱不在隔离区下面形成的情形相比可降低元件隔离区的尺寸。
在本发明的另一方面，半导体器件包括具有普通阱结构的第一MOS晶体管和以所述阱结构为特征的第二MOS晶体管。用作第二MOS晶体管的阱的掺杂区在沟道区下形成，不在源/漏区下面形成。因而可降低源/漏区的边界部分的结电容。另外，由于阱在元件隔离区下面形成，提高了元件隔离特性。而且，由于掺杂浓度和预定值相等或更高的阱形成在沟道区下面，可稳定沟道区下面的区域的电势。
在本发明的又一方面，半导体器件包括具有普通阱结构的第一MOS晶体管和以所述阱结构为特征的第二MOS晶体管。第二MOS晶体管的结构使其源/漏电容与具有普通阱结构的普通MOS晶体管的源/漏相比有所降低。对半导体器件的输入/输出缓冲器的输出部分使用了第二MOS晶体管。因而降低了半导体器件的输出电容，满足了产品标准。
在本发明的另一方面，半导体器件包括具有普通阱结构的第一MOS晶体管和以所述阱结构为特征的第二MOS晶体管。半导体器件按0.4μm规格量级制作，在第二MOS晶体管中，栅电极和晶体管的源/漏区的接触之间的距离被设为不小于0.5μm且不大于3.0μm。因而，MOS晶体管的浪涌耐压可设置在允许的范围中，源/漏结电容也可设为允许值。因此，可通过设置栅电极接触与所述接触之间的距离为上述值来满足产品标准条件。
根据本发明的又一方面，在半导体器件的利记博彩app中，为具有普通阱结构的第一MOS晶体管形成的一个阱。同时，为第二MOS晶体管在其源/漏区以外的区域形成阱。因而第二MOS晶体管的源/漏区下面的区域中的掺杂浓度(第二掺杂浓度)被调整小于沟道区和沟道区下面的区域和元件隔离区下面的区域中的掺杂浓度(第一掺杂浓度)。因而可降低结电容。第二MOS晶体管的特征阱结构可与第一MOS晶体管的阱同时形成。因此可以形成高性能半导体器件而不会增加制作步骤数。
在本发明的另一方面，在半导体器件的利记博彩app中，为具有普通阱结构的第一MOS晶体管形成一个阱。同时，在围绕第二MOS晶体管的元件隔离区下面形成一个阱，或在沟道区或沟道区下面的区域中形成一个阱。因而，第二MOS晶体管的源/漏区下面的区域的掺杂浓度(第二掺杂浓度)被调整得小于沟道区和沟道区下面的区域和元件隔离区下面的区域中的掺杂浓度(第一掺杂浓度)。因而可降低源/漏区的结电容。第二MOS晶体管的特征结构可以与第一MOS晶体管的阱同时形成。因而，能够形成高性能的半导体器件而不会增加制作步骤数。
权利要求
1.包括形成在半导体衬底(1)上同种导电类型的至少第一和第二MOS晶体管(Q1、Q2)的半导体器件；所述第一MOS晶体管(Q1)形成在有第一掺杂浓度的阱(3a)中；所述第二MOS晶体管(Q2)包括沟道区(5)、源区(3b)和漏区(3b)；所述第二MOS晶体管(Q2)的沟道区(5)、沟道区(5)下面的区域和围绕第二MOS晶体管(Q2)的元件隔离区(2)下面的区域形成在各个具有第一掺杂浓度的区中；第二MOS晶体管(Q2)的源区和漏区(3b)形成后与第二掺杂浓度区相接；和第一掺杂浓度大于上述第二掺杂浓度。
2.根据权利要求1的半导体器件，其特征在于，所述第一掺杂浓度区由阱形成；第二掺杂浓度区由所述半导体衬底(1)形成。
3.根据权利要求1或2的半导体器件，其特征在于，所述第一掺杂区由阱形成，所述第二掺杂区由另一个阱(17)形成。
4.根据权利要求1、2或3的半导体器件，其特征在于，所述第二MOS晶体管(Q2)的栅电极(7)与源区或漏区的接触之间的距离是0.5至3.0μm。
5.根据权利要求1至4中任一权利要求的半导体器件，其特征在于，所述第二MOS晶体管(Q2)用来作为所述半导体器件的输入/输出缓冲器的输出部分。
6.包括形成在半导体衬底(1)上同种导电类型的至少第一和第二MOS晶体管(Q1、Q2)的半导体器件；所述第一MOS晶体管(Q1)形成在具有第一掺杂浓度的阱(3a)中；所述第二MOS晶体管(Q2)包括沟道区(5)、源区(3b)和漏区(3b)；一个所述沟道区(5)加上第二MOS晶体管的沟道区下面的区域或围绕第二MOS晶体管(Q2)的元件隔离区(2)下面的区域形成在第一掺杂浓度的区中。第二MOS晶体管的源和漏区和另一个所述沟道区(5)加上第二MOS晶体管的沟道区(5)下面的区域或元件隔离区(2)下面的区域形成后与第二掺杂浓度区相接；和第一掺杂浓度大于第二掺杂浓度。
7.根据权利要求6的半导体器件，其特征在于，第一掺杂浓度区由阱(3c)形成；第二掺杂浓度区由半导体衬底(1)形成。
8.根据权利要求6或7的半导体器件，其特征在于，所述沟道区(5)加上第二MOS晶体管(Q2)的沟道区(5)下面的区域由第一掺杂浓度区形成；且第二MOS晶体管(Q2)的源和漏区(3b)和元件隔离区(2)下面的区域形成后与第二掺杂浓度区相接。
9.根据权利要求8的半导体器件，其特征在于，元件隔离区(2)的宽度不小于5.0μm。
10.根据权利要求6至9中任一权利要求的半导体器件，其特征在于，围绕第二MOS晶体管(Q2)的元件隔离区(2)下面的区域由第一掺杂浓度区形成；且第二MOS晶体管(Q2)的源和漏区(3b)和所述沟道区(5)加上第二MOS晶体管的沟道区(5)下面的区域形成后与第二掺杂浓度区相接。
11.根据权利要求6至10中任一权利要求的半导体器件，其特征在于，第二MOS晶体管的栅电极与源区或漏区的接触之间的距离是0.5至3.0μm。
12.根据权利要求6至11中任一权利要求的半导体器件，其特征在于，第二MOS晶体管(Q2)用来作为所述半导体器件的输入/输出缓冲器的输出部分。
13.用于制造包括至少第一和第二MOS晶体管(Q1、Q2)的半导体器件的方法，包括以下步骤在用于第一MOS晶体管(Q1)的区域中形成第一掺杂浓度区的阱(3a)；同时在第二MOS晶体管(Q2)的沟道区(5)的下面和围绕第二MOS晶体管的元件隔离区(2)的下面形成其它第一掺杂浓度的阱(3b、3c)；为源和漏区形成第二掺杂浓度区(1)，所述第二掺杂浓度小于第一掺杂浓度。
全文摘要
在含有用于输入/输出缓冲器的输出MOS晶体管和普通MOS晶体管的MOS半导体器件中,普通MOS晶体管形成在普通阱中。在输出MOS晶体管中,第二MOS晶体管的沟道区和元件隔离区形成在更高掺杂浓度的区域中。另一方面,源和漏区形成在较低掺杂浓度的区域中。因而可降低输出MOS晶体管的源/漏电容,并可降低半导体器件的输入/输出电容。
文档编号H01L27/088GK1176494SQ9711150
公开日1998年3月18日 申请日期1997年5月8日 优先权日1996年9月10日
发明者牧幸生, 本田裕己 申请人:三菱电机株式会社