专利名称：高集成存贮单元及其制造方法
技术领域：
本发明涉及到一种动态RAM(随机存取存贮器)单元和用于制造这种单元的方法，特别是涉及到一种能够减少其存取时间和增加其操作速度的RAM单元。
通常，DRAM单元由一个晶体管和一个电容器组成。
图1简要地示出了一个传统的DRAM单元。在图1中，标号a1、a2、a3、a4和a5分别表示一位线、一字线、一电容器、该电容器的一端以及一MOS晶体管。在读取/写入存贮在电容器a3中的数据时，字线a2使晶体管a5导通/截止，而位线a1是数据输入/输出通路。因此，这种简单的DRAM单元被用于形成较高集成度的电路。
然而，在超过一千兆字节的特大规模集成电路中，由于所使用电压的原因，获得所需电容而使所述单元稳定地进行工作变得很困难。另外，要按比例缩小器件的尺寸，复杂处理增加的花费都使得DRAM的价格变得较高。
再有，在传统的DRAM单元中的读出操作是利用一种“电荷共享”的方法加以执行的，在这种方法中，在一位线内变化的电压是由一敏感放大器加以放大的。因此，和SRAM单元相比较，在读出操作期间，这种“电荷共享”方法是引起DRAM单元存取时间长的主要原因。
本发明的目的就是要提供一种能够通过去除“电荷共享”方法减少存取时间的DRAM单元。
本发明的另一个目的就是要提供一种用于制造具有可被应用于集成电路的新结构的DRAM单元的方法。
根据本发明的一个方面，提供了一种DRAM单元，包括；一输入/输出位线；一由写入控制信号激活的第一字线；一由读出控制信号激活的第二字线；一具有连接到所述输入/输出位线上的第一端、第二端以及连接到所述第一字线、用于响应所述写入控制信号而将所述第一端耦合到所述第二端上的栅极的第一晶体管；和一个具有连接到所述第二字线上的栅极、连接到基准电压端的第一端、连接到所述输入/输出位线上的第二端、并具有连接到所述第一晶体管的所述第二端、用于响应所述读出控制信号把所述第一端耦合到所述第二端上的浮动栅极。其中，所述输入/输出位线的电压电平被传送给所述浮动栅极，所述第一晶体管在写入操作期间改变所述第二晶体管的阈值电压并在读出操作期间截止，所述第二晶体管在所述读出操作期间将所述基准电压端的电压电平传送给所述输入/输出位线并在所述写入操作期间截止。
根据本发明的另一个方面，提供了一种DRAM单元，包括一输入/输出位线；一被施加有正或负电压的字线；一具有被连接到所述输入/输出位线上的第一端、第二端并具有被连接到所述字线上、用于当所述正电压被施加给所述字线上时将所述第一端耦合到所述第二端上的公共栅极的第一晶体管；和具有连接到一基准电压端的第一端，连接到所述输入/输出位线的第二端并具有连接到所述第一晶体管的所述第二端、用于当所述负电压被施加给所述字线上时将所述第一端耦合到所述第二端上浮动栅极的第二晶体管，其中，所述输入/输出位线的电压电平传送给所述浮动栅极，所述公共栅极利用所述字线使所述第二晶体管导通，并且，所述第一晶体管在写入操作期间改变所述第二晶体管的阀值电压并在读出操作期间截止，和所述第二晶体管在所述读出操作期间将所述基准电压端的电压电平传送给所述输入/输出位线并在所述写入操作期间截止。
根据本发明的再一个方面，提供了一种DRAM单元，包括一输入/输出位线；一被施加有正或负电压的字线；一具有连接到所述输入/输出位线上的第一端、第二端并具有连接到所述字线上、并用于当所述正电压被施加给所述字线上时将所述第一端耦合到所述第二端上的栅极的第一晶体管；和一个具有连接到一个基准电压端上的第一端、连接到所述输入/输出位线上的第二端、并具有连接到所述字线上的栅极和连接到所述第一晶体管的所述第二端，用于当所述负电压被施加到所述字线上时将所述第一端耦合到所述第二端上的浮动栅极的第二晶体管，其中，所述输入/输出位线的电压电平被传送给所述浮动栅极，并且，所述第一晶体管在写入操作期间改变所述第二晶体管的阀值电压并在读出操作期间截止，和所述第二晶体管在所述读出操作期间将所述基准电压端的电压电平传送给所述输入/输出位线并在所述写入操作期间截止。
根据本发明的再一个方面，提供了一种用于制造DRAM单元的方法，包括如下步骤a)在一硅基底上形成一场氧化层；b)在所述硅基底上形成一具有源区、漏区、栅氧化层和栅极的MOS晶体管；c)在所生成的结构上形成第一绝缘层，并暴露所述源区部分；d)在所生成的结构上形成第一导电层，并使之与所述暴露的源区电连接；e)去除置于所述MOS晶体管漏区上的所述第一导电层；f)在所生成的结构上按序形成第二绝缘层和硅层；g)通过向所述硅层掺杂杂质离子形成重掺杂源区和漏区，从而在所述MOS晶体管上形成一薄膜晶体管；h)在所生成的结构上形成第三绝缘层，并形成用于暴露所述MOS晶体管漏区的一个接触孔，其中，所述薄膜晶体管重掺杂源极的侧壁被暴露在所述接触孔之内；和i)形成一用于位线、并与所述MOS晶体管的所述漏区和所述薄膜晶体管的重掺杂源区相连接的第二导电层。
根据本发明的再一个方面，提供了一种用于制造DRAM单元的方法，包括如下步骤a)在一硅基底上形成一场氧化层；b)在所生成的结构上淀积一氧化层、一第一导电层、一第一绝缘层和一第二导电层；c)按顺序对所述的第二导电层、所述第一绝缘层，所述第一导电层和氧化层进行构形，以暴露部分所述硅基底；d)向所述暴露的硅基底掺入杂质离子，以构成一个由所述氧化层，所述第一导电层和所述源区和漏区组成的MOS晶体管；e)在所生成的结构上形成第二绝缘层，并暴露所述源区部分；f)在所生成的结构上形成第三导电层，使之与所述的源区电连接；g)去除置于所述MOS晶体管漏区上的所述第三导电层；h)在所生成的结构上按序形成第三绝缘层和一个硅层；
i)通过向所述硅层掺入杂质离子形成重掺杂源区和漏区，从而在所述的MOS晶体管上形成一薄膜晶体管；j)在所生成的结构上形成第四绝缘层，并形成一个接触孔，以暴露所述MOS晶体管的所述漏区，其中，所述薄膜晶体管的所述重掺杂源区的侧壁被暴露在所述接触孔之内；和k)形成一个用于位线并与所述MOS晶体管的所述漏区和所述薄膜晶体管的所述重掺杂源区相连的第四导电层。
通过下面结合附图对实施例的描述，本发明的其它目的和方面将会变得很明显，其中图1简要示出了一个传统的具有一晶体管和一电容器的DRAM单元；图2A和2B简要示出了根据本发明一实施例的DRAM单元；图3A和3B简要示出了根据本发明另一实施例的DRAM单元；图4示出了图2的一存贮单元阵列；图5示出了图3的一存贮单元阵列；图6A到6F是多个剖面视图，用以表示制造图3所示存贮单元的方法；图7A到7F是多个剖面视图，用以表示制造图2所示存贮单元的方法；和图8示出了用于读取存贮在本发明存贮单元中数据的基准电压端的布置。
下面将参照附图对本发明进行详细描述。
首先参照图2A和2B来描述根据本发明的一实施例的DRAM单元，其中，标号b1、b2、b3、b4、b5、b6、7b、8b和b9分别表示一位线，一用来写入数据的字线(此后称之为写入字线)；一用于读出数据的字线(此后称之为读出字线)，一基准电压端、一浮动栅极、一用于写入数据的晶体管(此后称之为写入晶体管)，一用于读出数据的晶体管(此后称之为读出晶体管)，一电容器和所述电容器b8的一端。
首先，如图2A所示，根据本发明的DRAM单元包括两个晶体管，其中的一个是写入晶体管b6，而另一个是读出晶体管b7。写入晶体管b6是一个MOS晶体管，且读出晶体管b7具有一个浮动栅极b5。写入晶体管b6向所述读出晶体管b7的浮动栅极b5充电或使其放电，从而改变读出晶体管b7的阀值电压(VT)。写入晶体管b6的漏极、栅极和源极分别连接到位线b1、写入字线b2和读出晶体管b7上，而读出晶体管b7的漏极、栅极和源极分别连接到位线b1、读出字线b3和基准电压端b4上。另外，浮动栅极b5连接到写入晶体管b6的源极上。
1、写入操作当写入字线b2在某个时刻(电压被施加给该写入字线b2)被激活时，写入晶体管b6导通，连接到晶体管b6的源极的浮动栅极b5被充电。在向浮动栅极b5提供了电荷以后，写入字线b2处于未激活状态，且写入晶体管b6截止，然后，浮动栅极b5与位线b1电隔离。另外，由于浮动栅极b5与其上形成有写入晶体管b6的源极的硅基底相接触，从而通过绝缘层与其它元件相隔离，所以，通过在硅基底上形成一个寄生PN二极管而使得浮动栅极b5的电位降低。就是说，使存贮在浮动栅极b5内的电荷被导出。
因此，在一预定的时间周期之后，需要将数据写入DRAM单元，即，与传统的DRAM单元的操作相似，需要一刷新处理。
2、读出操作在读出存贮在浮动栅极b5中的数据时，读出字线b3被激活。
读出晶体管b7的阀值电压(VT)是由存贮在浮动栅极b5中电荷的量确定的。例如，如果当一低电平数据被存贮在浮动栅极b5中时读出晶体管b7的阀值电压(VT)是0.3V，或如果当一高电平数据被存贮在浮动栅极b5中时读出晶体管b7的阀值电压(VT)是1.0V，那么就可以在读出字线b3上施加2V电压以使读出晶体管b7导通。当读出晶体管b7导通时，位线b1被电连接到基准电压端b4，并通过将电荷传输给位线b1而读出数据。通过在读出晶体管b7的浮动栅极b5内存贮电荷可以有效地改变该晶体管的阀值电压。因此，与使用“电荷共享”方法的传统DRAM单元相比较，根据本发明的DRAM单元的读出操作可以高速执行。
参看图2B，电容器b9被安置于写入晶体管b6和浮动栅极b5之间，以便减少预定时间周期内的刷新时间。电容器b9具有浮动栅极b5，以便尽可能多地保存电荷。
下面参照图3A和3B来描述根据本发明另一实施例的DRAM单元。
如图3A和3B所示，本发明的这个实施例与上述图2A和2B所示实施例的区别仅在于字线c2和读出晶体管c6的类型。本发明的该实施例示出了能够仅使用一条字线c2来完成DRAM单元的方法。但是，如图3A和3B所示，两个晶体管c5和c6必须分别在两个不同的电压电平下导通。因此，写入晶体管c5由一NMOS晶体管构成，读出晶体管c6由一PMOS晶体管构成。当一个正电压被加到字线c2上时，写入晶体管c5导通且读出晶体管c6截止。而当一个负电压被加到字线c2上时，写入晶体管c5截止，读出晶体管c6导通。同样，写入晶体管c5可以由一PMOS晶体管构成，读出晶体管c6可以由一NMOS晶体管构成。根据施加给字线c2的电压电平，表(1)示出了写入和读出晶体管c5和c6的状态。表(1)施加给字线的电压-2.5V 0V 2.5V写入晶体管截止截止导通读出晶体管导通截止截止另外，读出晶体管c6可以和写入晶体管c5共享一个作为公共栅极的电极。
如图3b所示，该图示出了还包括有一个电容器c8的DRAM单元。
图4和图5分别示出了图2A和3A所示的DRAM单元的阵列。在图4和图5中，标号d1和e1表示一位线，d2、d5和d6表示一写入字线，d3、d4和d7表示一读出字线，e2、e3和e4表示读出和写入字线，d8和e5表示公共位线节点，d9、d10、e6和e7表示用于读出数据的公共基准电压端。
如图4所示，为了减少单元阵列的区域，DRAM单元A与相邻的DRAM单元B共享公共基准电压端d9，并且DRAM单元B与相邻的DRAM单元c共享公共位线节点d8。
如图5所示，利用相同的方式，DRAM单元A′、B′和C′具有在相邻DRAM单元之间的公共基准电压端e6和公共位线节点e5。
下面结合图6A到6F来详细描述根据本发明的用于制造DRAM单元的方法。
如图6A所示，首先在硅基底f1上形成一传统的MOS晶体管。即在形成场氧化层f2之后，按照顺序以确定的尺寸在硅基底f1上形成栅极氧化层f3和栅极f4，并通过向硅基底f1掺入杂质离子在硅基底f1内形成源极区f5和漏极区f5′。
如图6B所示，绝缘层f6被设置在所生成的结构上并通过对该绝缘层f6进行限定来暴露部分源极区f5，以便使写入晶体管的源极区域f5和可以被用于本发明浮动栅极的一个导电层相连接。
如图6C所示，用于浮动栅极的多晶硅层f8被设置在所生成的结构上，并使之与源极区域f5进行电连接。
如图6D所示，多晶硅层f8与绝缘层f6被一起构形。此时，若需要，可以不对绝缘层f6构形。读出晶体管的栅极氧化层f9和硅层f10按序被设置在所生成的结构上，以形成一薄膜晶体管(P-沟道)。
如图6E所示，通过向硅层f10的沟道区域植入离子进行离子注入，以调节读出晶体管的阀值电压，并通过向沟道区域以外的硅层f10注入离子形成重掺杂源极和漏极区域f11。
如图6F所示，利用平面处理使一绝缘层f12被覆在所生成的结构上，并对绝缘层f12，读出晶体管的漏极区域以及绝缘层f6的一部分进行腐蚀，以便暴露出漏极区域f5′。因此，在接触孔f13中暴露出读出晶体管漏极区f11和写入晶体管漏极区f5′的侧壁，且一用于位线的导电层f14被插入到接触孔f13之中，并和漏极f11和f5′连接。
其结果是根据本发明一实施例的DRAM单元由一顶栅极晶体管(写入晶体管)和一其栅极(浮动栅极)与所述写入晶体管的源极区域电连接的底栅极晶体管(读出晶体管)组成。另外，读出晶体管的沟道区域和浮动栅极被置于写入晶体管的栅极之上。并且栅极f4被用作一公共栅极，以用于该NMOS晶体管和P沟道TFT。
参看图7A-7F，下面详细描述根据本发明另一实施例的用于制造DRAM单元的方法。
首先，如图7A所示，在硅基底g1上形成一个传统的MOS晶体管，即在形成场氧化层g2之后，在硅基底上以预定尺寸按序形成栅极氧化层g3和栅极g4，然后通过向硅基底g1植入杂质离子在硅基底g1内形成源极区g5和漏极区g5′。
如图7B所示，通过平面处理在所生成的结构上沉积绝缘层g6，并在所生成的结构上设置导电层g7，以形成读出晶体管的栅极。
如图7C所示，在栅极氧化层g3上以预定的尺寸对导电层g7和绝缘层g6进行构形，并在所生成的结构上沉积绝缘层g8。
在此时，可以对栅极g4、绝缘层g6和导电层g7进行设置和构形，以便形成堆栈结构g70。
如图7D所示，通过对绝缘层g8加以限定而使部分源极区域g5被暴露出来，以便使写入晶体管的源极区域g5和可以用于本发明浮动栅极一个导电层电连接，且用于浮动栅极的多晶硅层g10被沉积在所生成的结构上，并与源极区域f5电连接。
如图7E所示，多晶硅层g10和绝缘层g8被一起构形。此时，若需要，可以不对绝缘层g8构形。在所生成的结构上按序设置读出晶体管的栅极氧化层g11和硅层g12，以形成一个薄膜晶体管(N-沟道)。另外，通过向硅层g12的沟道区域植入离子进行离子注入，以调节读出晶体管的阀值电压，并通过向该沟道区域以外的硅层g12中掺入离子来形成重掺杂源极和漏极区g13。
如图7F所示，利用平面处理在所生成的结构上被覆一个绝缘层g14，并且按序对绝缘层g14、读出晶体管漏极区域以及绝缘层g11的一部分进行腐蚀，从而使得漏极区域g5′暴露出来。因此，读出晶体管漏极区域g13和写入晶体管漏极区域g5′的侧壁被暴露在接触孔g15之中，并且一个用于位线的导电层g16被插入到接触孔g15之中，并和漏极g13和f5′相连接。
如上所述，根据本发明另一实施例的DRAM单元由各有一栅极的顶栅极晶体管(写入晶体管)和底栅极晶体管(读出晶体管)构成。读出晶体管的浮动栅极和写入晶体管的源极区电连接。另外，读出晶体管的沟道区域和浮动栅极被置于写入晶体管的栅极之上。
图8示出了用于读出存贮在本发明存贮单元中的数据的基准电压端的配置。在图8中，标号h1、h2、h3和h4表示一个读出晶体管(读出字线)，h5表示一个用于读出数据的基准电压端，h6表示读出晶体管的漏极，h7表示多晶硅层。如图8所示，被用作基准电压端的读出晶体管的源极被设置在读出晶体管h2和h3之间，基准电压端是由n+或p+掺杂多晶硅层构成的。
虽然为了说明的目的对本发明的几个实施例进行了描述，但本领域的技术人员可以理解，在不脱离后附权利要求所披露的本发明的范围和精神的前提下，可以作各种修改、补充和替换。
权利要求
1.一种DRAM单元，包括一输入/输出位线；一由写入控制信号激活的第一字线；一由读出控制信号激活的第二字线；一第一晶体管，具有连接到所述输入/输出位线上的第一端、第二端，并具有连接到所述第一字线上的栅极，用于响应所述写入控制信号把所述第一端耦合到所述第二端上；和一第二晶体管，具有连接到所述第二字线上的栅极和连接到一个基准电压端上的第一端，连接到所述输入/输出位线上的第二端，并具有一连接到所述第一晶体管所述第二端上的浮动栅极，用于响应所述的读出控制信号将所述第一端耦合到所述第二端上，其中，所述输入/输出位线的电压电平被传送给所述的浮动栅极。其中，所述第一晶体管在写入操作期间改变所述第二晶体管的阀值电压并在读出操作期间截止，并且，所述第二晶体管在所述读出操作期间将所述基准电压端的电压电平传送给所述输入/输出位线并在所述的写入操作期间截止。
2.如权利要求1所述的DRAM单元，其中，所述的DRAM单元还包括一个置于所述第一晶体管的所述第二端和所述第二晶体管的所述浮动栅极之间的电容器。
3.如权利要求1所述的DRAM单元，其中，所述输入/输出位线和另一相邻DRAM单元相连。
4.如权利要求1所述的DRAM单元，其中，当所述第一晶体管截止时，所述第二晶体管的所述阀值电压约为3.0V，而当所述第一晶体管导通时，约为1.0V。
5.如权利要求4所述的DRAM单元，其中，所述第二字线被加有2.0V的电压。
6.一种DRAM单元，包括一输入/输出位线；一被加有正或负电压的字线；一第一晶体管，具有一个连接到所述输入/输出位线上的第一端和一个第二端，并具有连接到所述字线上的一公共栅极，用于当一正电压被施加到所述字线上时将所述第一端耦合到所述第二端上；和一第二晶体管，具有一个连接到一基准电压端上的第一端和一个连接到所述输入/输出位线上的第二端，并具有一个连接到所述第一晶体管所述第二端上的浮动栅极，用于当所述负电压被加到所述字线上时将所述第一端耦合到所述第二端。其中，所述输入/输出位线的电压电平被传送给所述浮动栅极。其中，利用所述公共栅极通过所述字线使所述第二晶体管导通，和其中，所述第一晶体管在写入操作期间改变所述第二晶体管的阀值电压并在读出操作期间截止，并且所述第二晶体管在所述读出操作期间将所述基准电压端的电压电平传送给所述输入/输出位线并在所述的写入操作期间截止。
7.如权利要求6所述的DRAM单元，其中，所述DRAM单元还包括一个设置在所述第一晶体管的所述第二端和所述第二晶体管的所述浮动栅极之间的电容器。
8.如权利要求6所述的DRAM单元，其中，所述输入/输出位线与另一相邻的DRAM单元相连。
9.如权利要求6所述的DRAM单元，其中，当0V电压被施加给所述字线时，所述第一和第二晶体管截止。
10.如权利要求6所述的DRAM单元，其中，所述的正电压是2.5V。
11.如权利要求6所述的DRAM单元，其中，所述的负电压是-2.5V。
12.如权利要求6所述的DRAM单元，其中，所述第一晶体管是一个NMOS晶体管，所述第二晶体管是一个PMOS晶体管。
13.如权利要求11所述的DRAM单元，其中，所述PMOS晶体管是一个薄膜晶体管。
14.一种DRAM单元，包括一输入/输出位线；一被加有正或负电压的字线；一第一晶体管，具有一个连接到所述输入/输出位线上的第一端和一个第二端，并具有一连接到所述字线上的栅极，用于当所述正电压被施加到所述字线上时将所述第一端耦合到所述第二端；和一第二晶体管，具有连接到一基准电压端的第一端和连接到所述输入/输出位线的第二端，并具有连接到所述字线上的一栅极和一连接到所述第一晶体管的所述第二端的浮动栅极，用于当所述的负电压被施加到所述字线上时将所述第一端耦合到所述第二端，其中，所述输入/输出位线的电压电平被传送给所述浮动栅极。其中，所述第一晶体管在写入操作期间改变所述第二晶体管的阀值电压并在读出操作期间截止，所述第二晶体管在所述读出操作期间将所述基准电压端的电压电平传送给所述输入/输出位线，并在所述写入操作期间截止。
15.如权利要求14所述的DRAM单元，其中，所述的DRAM单元还包括一个位于所述第一晶体管的所述第二端和所述第二晶体管的所述浮动栅极之间的电容器。
16.如权利要求14所述的DRAM单元，其中，所述输入/输出位线和另一个相邻的DRAM单元相连。
17.如权利要求14所述的DRAM单元，其中，当0V电压被施加给所述字线时，所述第一和第二晶体管截止。
18.如权利要求14所述的DRAM单元，其中，所述的正电压为2.5V。
19.如权利要求14所述的DRAM单元，其中，所述的负电压为-2.5V。
20.如权利要求14所述的DRAM单元，其中，所述第一晶体管是一NMOS晶体管，所述第二晶体管是一PMOS晶体管。
21.如权利要求20所述的DRAM单元，其中，所述的PMOS晶体管是一薄膜晶体管。
22.一种用于制造DRAM单元的方法，包括如下步骤a)在一个硅基底内形成一场氧化层；b)在所述硅基底上形成一具有源极区域、漏极区域、栅极氧化层和栅极的MOS晶体管；c)在所生成的结构上形成第一绝缘层，并暴露部分所述源极区域；d)在所生成的结构上形成一个第一导电层，并使其与所述暴露的源极区域电连接；e)去除置于所述MOS晶体管漏极区域上的所述第一导电层；f)在所生成的结构上按序形成第二绝缘层和一硅层；g)通过向所述的硅层植入杂质离子形成重掺杂源极和漏极区域，从而在所述的MOS晶体管上形成一薄膜晶体管；h)在所生成的结构上形成第三绝缘层，并形成一用于暴露所述MOS晶体管的所述漏极区域的接触孔，其中，所述薄膜晶体管所述重掺杂源极的侧壁暴露在所述接触孔内；和i)形成一用于位线的第二导电层，并使其和所述MOS晶体管的所述漏极区域和所述薄膜晶体管的所述重掺杂源极相连。
23.如权利要求22所述的方法，其中，所述用于位线的第二导电层与另一相邻的DRAM单元相连。
24.如权利要求22所述的方法，其中，步骤e)还包括去除位于所述漏极区域上的所述第一绝缘层的步骤。
25.如权利要求22所述的方法，其中，步骤g)还包括向所述硅层植入杂质离子以调节所述阀值电压的步骤。
26.如权利要求22所述的方法，其中，所述第一导电层是一多晶硅层。
27.如权利要求22所述的方法，其中，所述第二绝缘层是一氧化层。
28.如权利要求22所述的方法，其中，所述薄膜晶体管是一PMOS晶体管。
29.一种用于制造DRAM单元的方法，包括如下步骤a)在一硅基底上形成一场氧化层；b)在所述硅基底上形成一具有源极区域、漏极区域、栅极氧化层和栅极的MOS晶体管；c)在所生成的结构上按序形成第一绝缘层和第一导电层；d)对所述第一导电层和第一绝缘层进行构形，暴露所述源极和漏极区域，在所述MOS晶体管的所述栅极上留下部分的所述第一导电层和所述第一绝缘层；e)在所生成的结构上形成第二绝缘层，并暴露部分所述源极区域；f)在所生成的结构上形成第二导电层，并使之与所述暴露的源极区域电连接；g)去除位于所述MOS晶体管所述漏极区域上方的所述第二导电层；h)在所生成的结构上按序形成第三绝缘层和一硅层；i)通过向所述硅层植入杂质离子形成重掺杂源极和漏极区域，从而在所述MOS晶体管上形成一薄膜晶体管；j)在所生成的结构上形成第四绝缘层，并形成一用于暴露所述MOS晶体管所述漏极区域的接触孔，其中，所述薄膜晶体管的重掺杂源极的侧壁暴露在所述接触孔中；和k)形成用于位线的第三导电层，并使之与所述MOS晶体管的所述漏极区域和所述薄膜晶体管的所述重掺杂源极相连。
30.如权利要求29所述的方法，其中，用于一位线的第三导电层和另一相邻DRAM单元相连。
31.如权利要求29所述的方法，其中，步骤g)还包括去除置于所述漏极区域上的所述第二绝缘层的步骤。
32.如权利要求29所述的方法，其中，步骤i)还包括向所述的硅层注入杂质离子以调节阀值电压的步骤。
33.如权利要求29所述的方法，其中，所述第一或第二导电层是多晶硅层。
34.如权利要求29所述的方法，其中，所述第三绝缘层是一氧化层。
35.一种用于制造DRAM单元的方法，包括如下步骤a)在一硅基底上形成一场氧化层；b)在所生成的结构上沉积一氧化层，一个第一导电层，一第一绝缘层和一第二导电层；c)按序构形所述第二导电层、所述第一绝缘层、所述第一导电层和氧化层，暴露部分所述硅基底；d)向所述暴露的硅基体注入杂质离子，以形成一由所述氧化层，所述第一导电层、源极和漏极区域构成的MOS晶体管；e)在所生成的结构上形成第二绝缘层，暴露部分所述源极区域；f)在所生成的结构上形成第三导电层，使其与所述源极区域电连接；g)去除置于所述MOS晶体管所述漏极区域上方的所述第三导电层；h)在所生成的结构上按序形成第三绝缘层和一硅层；i)通过向所述硅层注入杂质离子形成重掺杂源极和漏极区域，从而在所述MOS晶体管上形成一薄膜晶体管；j)在所生成的结构上形成第四绝缘层，并形成用于暴露所述的MOS晶体管的所述漏极区域的一接触孔，其中，所述薄膜晶体管的所述重掺杂源极的侧壁暴露在所述接触孔之中；和k)形成一用于位线的第四导电层，使之与所述MOS晶体管的所述漏极区域和所述薄膜晶体管的所述重掺杂源极相连。
36.如权利要求35所述的方法，其中，用于位线的所述第四导电层与另一相邻的DRAM单元相连。
37.如权利要求35所述的方法，其中，步骤g)还包括去除置于所述漏极区域上的所述第二绝缘层的步骤。
38.如权利要求35所述的方法，其中，步骤i)还包括向所述硅层注入杂质离子以调节阀值电压的步骤。
39.如权利要求35所述的方法，其中，所述第一、第二或第三导电层是一多晶硅层。
40.如权利要求35所述的方法，其中，所述第三绝缘层是一氧化层。
全文摘要
一种DRAM单元，包括一输入/输出位线、一分别由写入和读出控制信号激活的第一和第二字线、一第一晶体管和一第二晶体管，其中，所述位线电压传送给所述第二晶体管的一浮动栅极，第一晶体管在写入操作期间改变第二晶体管的阀值电压并在读出操作期间截止，第二晶体管在读出操作期间将一基准电压端的电压传送给位线并在写入操作期间截止。另还披露了DRAM单元的制造方法。
文档编号H01L27/108GK1146605SQ96108479
公开日1997年4月2日 申请日期1996年5月17日 优先权日1995年5月17日
发明者徐祯源 申请人:现代电子产业株式会社