专利名称:带有mis(金属-绝缘体-半导体)集成电容器的单片集成电路的利记博彩app
本发明涉及到一种带有MIS(金属-绝缘体-半导体)集成电容器的单片集成电路，所带的集成电容器是在半导体衬底绝缘表面层上的硅电极和衬底表面上形成的反型层之间形成的，如出版的欧洲专利申请93，818所公布的。在该一MIS集成电容器内，第一端子通过第一接点与硅电极相连，第二端子通过至少一个接触区与反型层相连。第二端子与延伸到反型层接触区表面的第二接触层相连。
该单片集成电路中的MIS集成电容器与一个衬底-偏置发生器电路的输出引线相连，因此，对衬底偏置有一滤波和过度作用，同时，MIS集成电容器还与接点相连。在发生器电路的振荡器内仅有相当小的电流流过。
在采用高频发生器电路，特别是时钟发生器电路，或采用时钟逻辑电路，特别是时钟超大规模集成电路的单片集成电路中，有较高频率的电流流过，发现电磁干扰随在其中流动的电流频率而加剧。其原因是高频交流电流以振荡器频率在电源线上流动。采用将一个外部电容器跨接两条电源线的方法来切断上述交流电流的尝试基本上没有获得成功。本发明以下述认识为基础上述问题只能用一种高质量的集成电容器来解决，即这种电容器具有极低的体电阻及较高的值，并且必须将这一电容器跨接在发生器电路或时钟逻辑电路的电源端子上，在距这些接线端这样短的距离内，电源电路的交流电流回路的面积减至最小，因而干扰也减至最小。
因此，本发明的目的是旨在提供一种高质量的MIS集成电容器，这种电容器可采用硅-栅工艺制作，加上引线电感便构成一个谐振电路，在达到高频时，该谐振电路可抑制来自相互的集成发生器电路或时钟逻辑电路的干扰。
如在一九六九年九月二十九日的“电子学”杂志第88-94页中所论述的上述硅-栅工艺中，场效应晶体管的栅电极是由多晶硅制作并在栅氧化层上形成的。在半导体表面经掩模和刻蚀而形成源区和漏区之后，用硅-栅电极和作为扩散掩模的栅氧化层对这些区域所需要的杂质进行扩散，或用离子注入工艺注入杂质，从而达到扩散的目的。这种给出相对应硅电极的自对准区的工艺适用于制作上述出版的欧洲专利申请93，818中所公布的带有MIS集成电容器的单片集成电路。
因此，如在权项1的前序中所陈述的，以及在出版的欧洲专利申请93，818中所公布的，本发明涉及一种单片集成电路，即一种带有耗尽型MIS电容器的集成电路。
根据本发明，上述目的可通过将硅电极形成至少一个电极条的方法来实现，这个电极条的边长与边宽比大于100∶1。
第一端子最好连接到延伸在一条或多条电极条表面上的第一接触层。
由于通过短引线直接与硅电极接触，因此，使硅电极的串联电阻很低，该硅电极有一短沟道长度，从而获得了高质量的MIS集成电容器。
如果第一接触层通过均匀分布在绝缘层接触孔内的电极条(一个或几个)面积上的几个接点与电极条(一个或几个)相连，并且如果第二接触层通过均匀分布在绝缘层接触孔内的接触区面积上的几个接点与接触区相连，则有助于在硅电极或接触区(一个或多个)的面积上获得均匀的连结。
现根据附图来说明本发明的一种较佳实施方案及其优点，其中图1是根据本发明给出的带有MIS电容器和发生器电路，特别是时钟发生器电路或时钟逻辑电路的单片集成电路部分的等效电路图;
图2是根据本发明给出的带有MIS集成电容器的集成电路一部分主要表面的俯视图;
图3是沿图2A-A′线取出的一段截面图;
图4是根据本发明给出的单片集成电路的MIS集成电容器的等效电路图。
图1示出了理解本发明所需的单片集成电路那部分(以虚线10为界)的等效电路。通过该集成电路边缘上的端点8和9(图2)，电流Id从集成发生器电路Gi加到电路上。由于集成发生器电路是可以理解的，所以就本发明的目的来看，在电路自振阶段或外部控制的发生器电路或一时钟逻辑电路至少有一电压输出。在跨接一外部滤波电容器C2的两个电位Vdd和Vss之间有一交流电压Uc2。假设集成发生器电路Gi用在至少一个时钟输出端CK上出现，并通过导电通路的时钟脉冲向单片集成电路的剩余时钟部分供电。特别是在具有较高负载电容的导电通路的超大规模集成电路(VLSI)中，需要相当大的时钟脉冲电流，这种时钟脉冲电流作为在发生器电路Gi的电源输入端，即在接点8和9的电路中的总干扰电流Is的重迭干扰电流出现。因此，由这种干扰电流Is引起的电磁干扰应该尽可能地受到抑制。例如，这种抑制可利用一个外部电容器C2或一个集成电容器C1来完成。但是，由于电磁干扰与干扰电流Is通路所包围的面积成正比，亦即与没有集成电容器C1时的A1和A2两个面积之和成正比，因此，发现外部电容器C2基本上不起作用。鉴于这种情况，看来似乎是在带有集成发生器电路Gi的单片集成电路上的干扰只能用一个电容器C1来抑制，该电容器C1须有一个尽可能大的值，并且其位置也应尽可能地靠近单片集成发生器电路Gi的电源端子11和12，以使A1的面积，即由干扰电流Is通路所包围的面积尽可能地小。在图1中，单片集成电容器的等效电路包括电容C1、串联电阻R3、和电感L3。如果集成电路由一外部振荡器控制，则可提供一个与专门接点相连的时钟输入端CK′。
图1中的等效电路还包括集成保护电阻R1和R2及电感L1和L2，这些电感表示引线到外部电容器的电感，包括焊线到外部端子14和15的电感。
为了把干扰电流Is分散成只有低频分量的几乎没有干扰的电流Id，和一个可能引起干扰电场的高频电流Ic1，需要一个在单位面积上有一尽可能低的串联电阻R3和一高电容值的集成电容器C1，以便在尽可能小的面积上形成一个抗干扰电容。这种电容器的基本结构示于图2(未按比例给出)“部分俯视图”和图3“沿图2A-A′线取的一段截面图。
图2给出了类似硅栅晶体管的俯视图，即电极条31和32淀积在栅绝缘层1(图3)上，并且在硅-栅工艺中用作扩散掩模形成区域5(一个或几个)。在上述工艺中，例如通过使用一种氧化掩模层在由SDG线所包围的面积之外形成了一个较厚的场氧化层13。在半导体表面已在SDG掩模所确定的区域内曝光之后，通过用多晶掺杂硅层覆盖曝过光的半导体表面并用光刻工艺掩模和刻蚀一上述硅层以得到电极条来形成延伸的电极条31和32以及另外的电极条。条的边长与边宽比至少应为100∶1。边长比基本上确定了串联电阻R3，以及电容器质量，该电容器质量应给出尽可能大的值，1/W·C1·C3。可得到的电容器质量取决于所使用的光刻工艺步骤的精度。影响质量的其它因素，当然还有接触区(一个或多个)的表面电阻，电极材料的表面电阻以及接触层4和6的表面电阻。
这种MIS电容器的等效电路图如图4所示。在此处，MIS场效应晶体管的源区和漏区短路。这种短路可利用第二接触层6和图2所示的方法获得，即在电极条31和32的端面和场氧化层13的边缘之间留一个空隙，以便在源-漏扩散期间，电极条由结合成一个区域的接触区5所包围。如图2所示，接触层4和6最好按叉指型结构安排。
如果用Wmin来表示由干扰电流Is引起的干扰的最低干扰角频率和用Wmax表示最高干扰角频率，则下列关系式应为
;
以及W2max·C1·L3＜1，式中，C1和C3的串联谐振频率高于fmax，并且，假定C2比C1大得多。
两个外接端子间测得的干扰电压Uc2由下式给出Uc2=ISW·(C1+C2)·(1-W2W20)]]>式中，W20＝ (C1＋C2)/(C1·C2(L1＋L2))对于R1，R2，R3来说，L3＝0。
占据较小芯片面积的MIS电容器可以很容易地实现，其电容为100-200微微法。
为了实现MIS集成电容器的低串联电阻R3，必须对每个电极条做到匀和低电阻接触。这可通过下述任一方法完成，即用与电极条(边缘条除外)呈低电阻接触的第一接触层来覆盖整个电极条表面，或淀积一个接触层4，或通过均匀分布在几个接触层上，或某个电极条或电极条31和32的面积上，并且，每个接点通过绝缘7的一个接触孔与某电极条或电极条31和32接通。对于接触区5，采用下述方法也可以实现同样的目的，即提供一个第二接触层6，该层通过几个均匀分布于接触区5的面积上的几个接点与接触区5相连接，并且每个接点位于绝缘层7的接触孔73和74之内。接触层4和6当然应该用一种其电阻率低于硅电极条电阻率的材料制作，即用一种金属或金属硅化物制作。
根据图1和图2所给出的解释，为了减少由VLSI电路的集成发生器电路Gi引起的干扰，电源端子11和12直接与MIS集成电容器相连，以使由干扰电流Is通路所包括的扩散面积变得非常小。在这一方法中，当频率达到大约500兆赫时，串联电阻R3和由于短连接引线产生的感应串联电抗WL3保持低于电容容抗1/WC1。在图2虚线所示的接触层6和4中的那些部分中，保护电阻R1和R2与电源线串联，以便改进MIS集成电容器的保护作用。
权利要求
1.单片集成电路包括-MIS集成电容，该电容是在半导体衬底的绝缘层表面上淀积的Si电极之间形成的，上述硅电极具有MIS电容器的第一个端子通过第一接触层与其相连，并在衬底的表面上形成一反型层，该反型层至少通过一个接触区到MIS电容器的第二个端子，-第二端子与延伸在接触区表面的第二接触层相连，其特征在于-硅电极(3)是具有一边长与边宽比大于100∶1的电极条。
2.如权项1所要求的单片集成电路，其特征在于通过延伸在电极条或电极条31和32的表面上的第一接触层(4)，第一接点均匀地制作在MIS电容器上。
3.如权项1所要求的单片集成电路，其特征在于-通过几个均匀地分布在绝缘层(7)接触孔内的电极条或电极条(31和32)面积上的接点，第一接触层(4)与电极条或条(31和32)相连接，-通过几个均匀地分布在绝缘层(7)接触孔(73和74)内的接触区(5)面积上的接点，第二接触层6与接触区(5)相连。
4.如权项1至3所要求的单片集成电路，其特征在于具有相互连接部分的各接触层(4、6)配置于一种叉指型结构中。
5.如权项1至4的任何一项中所要求的单片集成电路，其特征在于，它包括一个发生器电路(Gi)或一个时钟逻辑电路，其电源-电压端(8，9)通过紧靠电源端子(11和12)的MIS集成电容器旁路。
专利摘要
为了采用硅栅工艺实现高质量MIS集成电容器，硅电极是以条纹形状形成的，其边长与边宽比大于100∶1。该MIS集成电容器尤其适用于降低频率范围约为50到100MHZ的VLSI电路中的干扰。
文档编号H01L27/02GK85101388SQ85101388
公开日1987年1月31日 申请日期1985年4月1日
发明者沃尔夫冈·高林厄, 约辛·布鲁尔 申请人:德国Itt工业有限公司导出引文BiBTeX, EndNote, RefMan