pn接合硅晶片的制造方法与流程

本发明涉及pn接合硅晶片的制造方法。

背景技术：

针对为了制作立式结构的功率器件而使用的pn接合硅晶片，使用例如如专利文献1所述那样地通过化学蒸镀法(cvd法)等在支承基板上外延生长具有与支承基板相反导电型的外延层、从而形成pn接合硅晶片的方法。此时，为了实现高耐压操作，需要沉积百μm以上的外延层。

现有技术文献

专利文献

专利文献1：日本特开平9-213946号公报。

技术实现要素：

发明要解决的问题

然而，根据本发明人的研究可知，上述方法中为了形成层厚为百μm以上的外延层而耗费较长时间，因此产生的问题在于，晶片无法耐受热应力而产生滑移、位错，或者支承基板中的掺杂物扩散至外延层。

因此，本发明人为了规避上述问题而想到在真空常温下将p型基板与n型基板进行贴合从而形成pn接合硅晶片，而不依赖于外延生长。作为贴合方法，研究了下述方法：对p型单晶硅基板的单面和n型单晶硅基板的单面进行在真空常温下照射离子束或中性原子束的活化处理，将上述两者的单面制成活化面后，接着在真空常温下使上述两者的活化面接触，由此将p型单晶硅基板与n型单晶硅基板进行贴合，从而得到pn接合硅晶片。然而可知，在上述贴合方法中，由于对两基板的单面照射离子束或中性原子束从而将两基板的单面制成活化面来进行贴合，因此该活化处理会导致在pn接合硅晶片的贴合界面附近处产生结晶性出现紊乱的变质层，产生因pn接合间发生漏电流而导致器件特性变差的问题。

因此，本发明鉴于上述课题，目的在于提供不产生滑移和位错、且能够抑制掺杂物的扩散、进而能够抑制pn接合间的漏电流的pn接合硅晶片的制造方法。

用于解决问题的方法

本发明人为了解决上述课题而进行了深入研究，结果得到下述见解：通过热处理能够使因活化处理而产生的变质层中的紊乱结晶性恢复至n型单晶硅基板和p型单晶硅基板原本所具有的结晶性，从而完成了本发明。

本发明是基于上述见解而完成的，其主要技术方案如下所示。

(1)pn接合硅晶片的制造方法，其特征在于，具有下述步骤：

第1步骤，对p型单晶硅基板的单面和n型单晶硅基板的单面进行在真空常温下照射离子束或中性原子束的活化处理，将前述两者的单面制成活化面后，接着在真空常温下使前述两者的活化面接触，由此使前述p型单晶硅基板与前述n型单晶硅基板一体化，从而得到pn接合硅晶片；以及，

第2步骤，对前述pn接合硅晶片实施热处理，使因前述活化处理而在前述pn接合硅晶片的贴合界面附近处产生的变质层重结晶化。

应予说明，以下将本发明中的第1步骤中的贴合方法称为“真空常温接合法”。

(2)根据上述(1)所述的pn接合硅晶片的制造方法，其中，在前述第1步骤之前，具有在前述p型单晶硅基板的单面上形成厚度为50μm以下的n型硅外延层的步骤，所述n型硅外延层具有比前述n型单晶硅基板的掺杂物浓度更高的掺杂物浓度，

前述活化处理中，代替前述p型单晶硅基板的单面，对前述n型硅外延层的表面进行活化处理从而将该表面制成活化面。

(3)根据上述(1)所述的pn接合硅晶片的制造方法，其中，在前述第1步骤之前，具有在前述n型单晶硅基板的单面上形成厚度为50μm以下的p型硅外延层的步骤，所述p型硅外延层具有比前述p型单晶硅基板的掺杂物浓度更高的掺杂物浓度，

前述活化处理中，代替前述n型单晶硅基板的单面，对前述p型硅外延层的表面进行活化处理从而将该表面制成活化面。

(4)根据上述(1)~(3)中任一项所述的pn接合硅晶片的制造方法，其中，前述p型单晶硅基板和前述n型单晶硅基板是不含位错簇和cop的硅晶片。

(5)根据上述(1)~(4)中任一项所述的pn接合硅晶片的制造方法，其中，前述p型单晶硅基板和前述n型单晶硅基板的面取向相同。

(6)根据上述(1)~(5)中任一项所述的pn接合硅晶片的制造方法，其中，在包含选自n2、ar和h2中的至少一种的氛围中，在200℃以上且1300℃以下的温度区域内进行30分钟以上且2小时以下的前述热处理。

(7)根据上述(1)~(6)中任一项所述的pn接合硅晶片的制造方法，其中，前述热处理为微波退火处理。

(8)根据上述(1)~(7)中任一项所述的pn接合硅晶片的制造方法，其中，在前述热处理之后，还具有对构成前述pn接合硅晶片的前述p型单晶硅基板和前述n型单晶硅基板中的至少一者进行研削和研磨的步骤。

发明的效果

根据本发明，可以提供不产生滑移和位错、能够抑制掺杂物的扩散、进而能够抑制pn接合间的漏电流的pn接合硅晶片的制造方法。

附图说明

图1是对根据本发明的第1实施方式所述的pn接合硅晶片的制造方法进行说明的示意性截面图。

图2是对根据本发明的第2实施方式所述的pn接合硅晶片的制造方法进行说明的示意性截面图。

图3是本发明的一个实施方式中进行真空常温接合时使用的装置的示意性截面图。

图4是示出提拉速度相对于固液界面处的温度梯度之比与单晶硅锭的纵截面中的缺陷分布的图。

具体实施方式

(第1实施方式)

参照图1来说明本发明的第1实施方式。

(第1步骤：通过真空常温接合法进行的贴合)

首先，对通过真空常温接合法进行的贴合方法进行说明。通过真空常温接合法进行的p型单晶硅基板与n型单晶硅基板的贴合是在常温下贴合两个基板而不进行加热的方法。本发明的第1实施方式中，对p型单晶硅基板10的单面和n型单晶硅基板20的单面进行在真空常温下照射离子束或中性原子束的活化处理，将上述两者的单面制成活化面。由此，在上述两者的活化面上出现硅原本具有的悬空键(键合位)。因此，接着在真空常温下使上述两者的活化面接触，由此接合力瞬间发挥作用，以上述活化面作为贴合面而使p型单晶硅基板10与n型单晶硅基板20稳固地接合，从而使p型单晶硅基板10与n型单晶硅基板20一体化。由此能够得到pn接合硅晶片。

作为活化处理的方法，可以举出：在等离子体氛围下使离子化的元素向基板表面加速的方法；以及，使由离子束装置进行加速的离子化的元素向基板表面加速的方法。

参照图3来说明实现该方法的装置的一个形态。真空常温接合装置50具有等离子体腔室51、气体导入口52、真空泵53、脉冲电压施加装置54、以及晶片固定台55a、55b。

首先，在等离子体腔室51内的晶片固定台55a、55b上分别载置p型单晶硅基板10和n型单晶硅基板20并固定。接着，通过真空泵53对等离子体腔室51内进行减压，接着，从气体导入口52向等离子体腔室51内导入原料气体。接着，通过脉冲电压施加装置54对晶片固定台55a、55b(以及p型单晶硅基板10、n型单晶硅基板20)以脉冲状施加负电压。由此，能够生成原料气体的等离子体，并且能够使生成的等离子体中包含的原料气体的离子朝向p型单晶硅基板10和n型单晶硅基板20加速从而进行照射。

所照射的元素优选为选自ar、ne、xe、h、he和si中的至少一种。

等离子体腔室51内的腔室压力优选为1×10^-5pa以下。这是因为，如果不满足该条件，则向基板表面溅射的元素有可能会再附着于基板表面而导致悬空键的形成率降低。

在此，对p型单晶硅基板10和n型单晶硅基板20施加的脉冲电压以对基板表面照射的照射元素的加速能量达到100ev以上且5kev以下的方式进行设定。该加速能量低于100ev时，所照射的元素逐渐沉积至基板表面，无法在基板表面形成悬空键。另一方面，如果该加速能量超过5kev，则所照射的元素逐渐注入至基板内部，无法在基板表面形成悬空键。

脉冲电压的频率决定对p型单晶硅基板10和n型单晶硅基板20照射离子的次数。脉冲电压的频率优选为10hz以上且10khz以下。在此，通过使其为10hz以上，能够吸收离子照射的偏差，使离子照射量变得稳定。此外，通过使其为10khz以下，使得通过辉光放电进行的等离子体形成变得稳定。

脉冲电压的脉冲宽度决定对p型单晶硅基板10和n型单晶硅基板20照射离子的时间。脉冲宽度优选为1μ秒以上且10m秒以下。通过使其为1μ秒以上，能够稳定地对p型单晶硅基板10和n型单晶硅基板20照射离子。此外，通过使其为10m秒以下，使得通过辉光放电进行的等离子体形成变得稳定。

由于不对p型单晶硅基板10和n型单晶硅基板20进行加热，因此其温度达到常温(通常为30℃~90℃)。

本发明中，通过上述真空常温接合法，以上述活化面作为贴合面，使p型单晶硅基板10与n型单晶硅基板20一体化，由此能够得到下述作用效果。真空常温接合法中，使p型单晶硅基板10与n型单晶硅基板20一体化时，即贴合p型单晶硅基板10和n型单晶硅基板20时，不对两基板进行加热。因此，抑制了p型单晶硅基板10中的掺杂物扩散至n型单晶硅基板20侧、或者n型单晶硅基板20中的掺杂物扩散至p型单晶硅基板10侧。此外，不同于如现有技术那样在支承基板上耗费长时间来生长外延层从而形成pn接合的方法，本发明中，由于能够瞬间使两基板稳固地接合，因此能够防止滑移和位错的产生。

(第2步骤：通过热处理进行的重结晶化)

参照图1，通过第1步骤中的活化处理，在pn接合硅晶片的贴合界面附近处产生p型单晶硅基板10和n型单晶硅基板20原本所具有的结晶性发生紊乱的变质层12、14，因此，对pn接合硅晶片实施热处理，使该变质层12、14重结晶化。由此，在pn接合硅晶片的贴合界面附近处产生的变质层12、14的结晶性恢复至p型单晶硅基板10和n型单晶硅基板20原本所具有的结晶性，因此pn接合间的漏电流受到抑制。

在此，第1步骤中的活化处理是以下述为目的的处理：对p型单晶硅基板10的单面和n型单晶硅基板20的单面进行在真空常温下照射100ev以上且5kev以下的低能量离子束或中性原子束的活化处理，从而将上述两者的单面制成活化面，形成用于使上述两者的活化面进行接合的悬空键。因此，其结果是，所产生的pn接合硅晶片的贴合界面附近的变质层12、14是极薄的层，其层厚分别为2nm以下。因此，用于上述重结晶化的热处理优选在包含选自n2、ar和h2中的至少一种的氛围中、在200℃以上且1300℃以下的温度区域内进行30分钟以上且2小时以下，更优选在200℃以上且900℃以下的温度区域内进行30分钟以上且2小时以下。此外，更优选采用升温速度和降温速度快的微波退火处理。微波退火处理中，对pn接合硅晶片照射被称为广义微波的频率为300mhz以上且3thz以下的电磁波，从而能够高效地加热pn接合硅晶片。由此，能够使因活化处理而产生的变质层12、14中的紊乱结晶性恢复至原本的结晶性。该热处理被称为“微波退火处理”或“微波加热处理”，本说明书中称为“微波退火处理”。应予说明，使用外部加热源进行加热的普通热处理(例如通过炉进行的热处理)中，升温和降温要耗费数十分钟。因此，在1000℃以上的温度区域内进行1~2小时的热处理时，在升温和降温的过程中基板中的掺杂物有可能会发生扩散。

本步骤可以使用市售的微波退火装置来进行。本步骤中，通过对pn接合硅晶片进行10分钟以上且1小时以下的电磁波照射，能够将pn接合硅晶片加热至50℃以上且1300℃以下的温度。此外，微波退火处理中，能够使pn接合硅晶片急速地升温降温，升温降温速率优选为50℃/分钟以上且200℃/分钟以下。通过使其为50℃/分钟以上，消除了基板中的掺杂物在升温降温的过程中发生扩散的担忧。此外，通过使其为200℃/分钟以下，能够抑制在升温降温的过程中对晶片施加的热应力，从而不会产生滑移、位错。此外，所照射的电磁波的频率优选为例如300mhz以上且300ghz以下，所照射的电磁波的输出功率优选为例如500w以上且4kw以下。

(pn接合硅晶片的研削和研磨)

在第2步骤之后，还可以具有对构成pn接合硅晶片的p型单晶硅基板10和n型单晶硅基板20中的至少一者进行研削和研磨的步骤。由此，能够得到期望厚度的pn接合硅晶片100。应予说明，上述研削和研磨的步骤中，可以适合地使用公知或任意的研削和研磨法，具体而言，可以举出平面研削和镜面研磨法。

(第2实施方式)

参照图2来说明本发明的第2实施方式。

(n型硅外延层的形成)

本发明的第2实施方式中，首先，在p型单晶硅基板10的单面上形成厚度为50μm以下的n型硅外延层18，所述n型硅外延层18具有比n型单晶硅基板20的掺杂物浓度更高的掺杂物浓度。

在此，n型硅外延层的形成可以适合地使用公知或任意的方法，具体而言，可以使用后述的单片式外延生长装置。

(第1步骤：通过真空常温接合法进行的贴合)

接着，对n型硅外延层18的表面和n型单晶硅基板20的单面进行在真空常温下照射离子束或中性原子束的活化处理，将n型硅外延层18的表面和n型单晶硅基板20的单面制成活化面。由此，在上述两者的活化面上出现硅原本具有的悬空键(键合位)。因此，接着在真空常温下使上述两者的活化面接触，由此接合力瞬间发挥作用，以上述两者的活化面作为贴合面从而使n型硅外延层18的表面与n型单晶硅基板20的单面稳固地接合，其结果是，使p型单晶硅基板10与n型单晶硅基板20一体化。由此能够得到pn接合硅晶片。

应予说明，活化处理的方法可以使用与第1实施方式中说明的方法相同的方法。

(第2步骤：通过热处理进行的重结晶化)

参照图2，通过第1步骤中的活化处理，在pn接合硅晶片的贴合界面附近处产生n型硅外延层18和n型单晶硅基板20原本所具有的结晶性发生紊乱的变质层14、16，因此，对pn接合硅晶片实施热处理，使该变质层14、16重结晶化。由此，在pn接合硅晶片的贴合界面附近处产生的变质层14、16的结晶性恢复至n型硅外延层18和n型单晶硅基板20原本所具有的结晶性，因此pn接合间的漏电流受到抑制。

在此，用于重结晶化的热处理可以使用与第1实施方式中说明的热处理相同的方法。

(pn接合硅晶片的研削和研磨)

在第2步骤之后，还可以具有对构成pn接合硅晶片的p型单晶硅基板10和n型单晶硅基板20中的至少一者进行研削和研磨的步骤。由此能够得到期望厚度的pn接合硅晶片200。应予说明，上述研削和研磨的步骤中，可以使用与第1实施方式中说明的方法相同的方法。

像这样，第2实施方式中，通过在第1步骤之前预先在p型单晶硅基板10的单面上形成n型硅外延层18，能够错开pn接合界面与贴合界面。以下，针对像这样错开pn接合界面和贴合界面、并且还使n型硅外延层18的掺杂物浓度高于n型单晶硅基板20的掺杂物浓度的技术方面的意义进行说明。

立式结构的功率器件通过在制作pn接合硅晶片后、经由在pn接合硅晶片上设置电极等的器件形成步骤来制作。该器件形成步骤包括在氮气或氧气氛围中在700℃以上且1300℃以下的温度下进行10分钟以上且20小时以下的热处理步骤。此外，驱动器件时，对构成立式结构的功率器件的pn接合硅晶片施加500v以上且1500v以下的高电压。

在此，在pn接合界面处存在基本上没有载流子的被称为耗尽层的区域。该耗尽层区域具有施加电压时在器件的纵向上扩展的性质。此外，在pn接合硅晶片的贴合界面处存在微小缺陷，所述微小缺陷在刚制作pn接合硅晶片之后并不显现，但会因上述器件形成步骤中的热处理而显现。如果存在这样的微小缺陷的区域与耗尽层区域重叠，则产生反向漏电流，其结果是，对二极管的开关特性等器件特性造成影响。

因此，通过错开pn接合界面和贴合界面，能够抑制存在微小缺陷的区域与耗尽层区域的重叠。进一步，通过使n型硅外延层的掺杂物浓度高于n型单晶硅基板的掺杂物浓度，即使在驱动器件时施加高电压，也能够抑制耗尽层区域在纵向上的扩展，因此能够抑制存在微小缺陷的区域与耗尽层区域的重叠。由此能够抑制反向漏电流，因此使二极管的开关特性等器件特性进一步提高。

应予说明，n型硅外延层18的厚度为50μm以下。如果厚度超过50μm，则n型硅外延层18的形成会耗费长时间，从而产生下述问题：晶片无法耐受热应力从而产生滑移、位错，或者p型单晶硅基板10中的掺杂物扩散至n型硅外延层18。此外，n型单晶硅基板20的掺杂物浓度优选为8.4×10¹²原子/cm³以上且9.0×10¹⁴原子/cm³以下，n型硅外延层18的掺杂物浓度优选为n型单晶硅基板20的掺杂物浓度的10倍以上且1000倍以下。通过使其为10倍以上，能够抑制上述耗尽层区域在纵向上的扩展。此外，通过使其为1000倍以下，能够抑制对器件特性造成影响的电场集中。

(第3实施方式)

接着，对本发明的第3实施方式进行说明。本实施方式中，直接使用p型单晶硅基板，并且在n型单晶硅基板的单面上形成具有比p型单晶硅基板的掺杂物浓度更高的掺杂物浓度的p型硅外延层，除此之外，与第2实施方式相同。

(p型单晶硅基板和n型单晶硅基板)

以下，针对在本发明的第1实施方式~第3实施方式中能够使用的p型单晶硅基板10和n型单晶硅基板20进行说明。

作为p型单晶硅基板10和n型单晶硅基板20，可以使用由硅单晶构成的单晶硅晶片。对于单晶硅晶片，可以使用将通过czochralski法(cz法)、悬浮区熔法(fz法)培育的单晶硅锭用线状锯等进行切割而得到的晶片。在此，将期望厚度的pn接合硅晶片100、200用于立式结构的功率器件时，如果器件形成区域的纵向上的任意区域中存在缺陷，则介由上述缺陷而在pn接合间产生漏电流，从而对器件特性造成影响。因此，从得到更良好的器件特性的观点出发，优选p型单晶硅基板10和n型单晶硅基板20为不含位错簇和空穴聚集缺陷(cop：crystaloriginatedparticle，晶体源生颗粒)的硅晶片。以下，参照图4来说明不含位错簇和cop的硅晶片的制造方法。

作为硅晶片的原材料、即单晶硅锭的制造方法，可以举出cz法作为代表性方法之一。通过该cz法进行的单晶硅锭的制造中，通过将籽晶浸渍在石英坩埚内所供给的硅熔液中，在使石英坩埚和籽晶旋转的同时提拉籽晶，从而在籽晶的下方培育单晶硅锭。

已知以这样的方式培育的单晶硅锭中会产生在器件形成步骤中成为问题的各种原生(grown-in)缺陷。其代表性缺陷是因低速提拉条件下的培育而在晶格间隙硅为优势的区域(以下也称为“i区域”)中产生的位错簇、以及因高速提拉条件下的培育而在空穴为优势的区域(以下也称为“v区域”)中产生的cop。此外，在i区域与v区域的边界附近处存在被称为氧化感生堆垛层错(osf：oxidationinducedstackingfault)的分布成环状的缺陷。

已知所培育的单晶硅锭中的这些缺陷的分布取决于两个要因、即晶体的提拉速度v和固液界面的温度梯度g。图4是示出提拉速度v相对于固液界面处的温度梯度g之比v/g与构成单晶硅锭的结晶区域之间的关系的图。如图4所示那样，单晶硅锭在v/g大的情况下，受到能检测到cop的结晶区域、即cop产生区域61的支配，如果v/g变小，则形成实施特定的氧化热处理时会显现为环状osf区域的osf潜在核区域62，该osf区域62中检测不到cop。此外，对于由高速提拉条件下培育的单晶硅锭中采集到的硅晶片，晶片的大部分被cop产生区域61占据，因此，遍及晶体径向的几乎整个区域均产生cop。

此外，在osf潜在核区域62的内侧形成容易引起氧的析出且检测不到cop的结晶区域、即氧析出促进区域(以下也称为“pv(1)区域”)63。

如果减小v/g，则在osf潜在核区域62的外侧形成存在氧析出物且检测不到cop的结晶区域、即氧析出促进区域(以下也称为“pv(2)区域”)64。

接着，如果减小v/g，则形成难以引起氧的析出且检测不到cop的结晶区域、即氧析出抑制区域(以下也称为“pi区域”)65，形成能检测到位错簇的结晶区域、即位错簇区域66。

由根据提拉速度而显示出这样的缺陷分布的单晶硅锭中采集到的硅晶片中，除了cop产生区域61和位错簇区域66之外的结晶区域是通常被视作不存在缺陷的无缺陷区域的结晶区域，从由这些结晶区域构成的单晶硅锭中采集到的硅晶片成为不含位错簇和cop的硅晶片。因此，本发明中，将从由除了cop产生区域61和位错簇区域66之外的结晶区域构成的单晶硅锭、即由osf潜在核区域62、pv(1)区域63、pv(2)区域64和氧析出抑制区域(pi区域)65的结晶区域中的任一者或者它们的组合构成的单晶硅锭中采集到的硅晶片用作p型单晶硅基板10和n型单晶硅基板20。

在此，本发明中的“不含cop的硅晶片”是指通过下述说明的观察评价而检测不到cop的硅晶片。即，首先从通过cz法培育的单晶硅锭中切出并加工硅晶片，对所述硅晶片进行sc-1洗涤(即，通过将氨水、过氧化氢水溶液与超纯水以1:1:15混合而得到的混合液进行洗涤)，对洗涤后的硅晶片表面，使用kla-tenchor公司制造的surfscansp-2作为表面缺陷检查装置来进行观察评价，鉴别出被推定为表面凹坑的亮点缺陷(lpd：lightpointdefect)。此时，观察模式设为oblique模式(倾斜入射模式)，表面凹坑的推定基于宽窄通道(widenarrowchannel)的检测尺寸比来进行。对以这样的方式鉴别出的lpd，使用原子力显微镜(afm：atomicforcemicroscope)评价是否为cop。将通过该观察评价而观察不到cop的硅晶片作为“不含cop的硅晶片”。

另一方面，位错簇是以过量的晶格间隙硅的聚集体的形式形成的尺寸大(10μm左右)的缺陷(位错环)，通过实施secco蚀刻等蚀刻处理或者进行cu修饰而显现化，从而能够以目视水平来简单地确认有无位错簇。采用包含位错簇的硅晶片时，在p型单晶硅基板10和n型单晶硅基板20中大量产生以位错簇作为起点的缺陷(堆垛层错等)，因此介由缺陷而在pn接合间产生漏电流，对器件特性造成影响。

培育上述单晶硅锭时，在氧浓度过高的情况下，容易发生由氧析出物引起的缺陷，在包含osf潜在核区域62的结晶区域的晶片的情况下，由于该缺陷而有时在活化处理时无法顺利地形成悬空键。为了抑制该缺陷，有效的是降低氧浓度，具体而言，氧浓度优选为6×10¹⁷原子/cm³以下(astmf121-1979)。此外，从对器件进行热处理时的热应力耐性的观点出发，优选为1×10¹⁶原子/cm³以上。

此外，p型单晶硅基板10和n型单晶硅基板20的面取向优选相同。具体而言，可以举出晶体取向<100>、<110>。其原因在于，p型单晶硅基板10与n型单晶硅基板20的面取向不相同的情况下，虽然能够通过真空常温接合法来贴合p型单晶硅基板10和n型单晶硅基板20，但其后进行热处理时，构成pn接合硅晶片的p型单晶硅基板10与n型单晶硅基板20彼此错开，从而在pn接合硅晶片的贴合界面附近处产生微小缺陷，因该微小缺陷而产生漏电流，故而对器件特性造成影响。

实施例

(发明例1)

通过公知的方法来控制v/g值，以使得不含图4中的cop产生区域61和位错簇区域66，切出不含位错簇和cop的硅晶片，作为p型单晶硅基板，准备晶体取向为<100>、直径为200mm、作为掺杂物的硼的浓度为4.4×10¹⁴原子/cm³、氧浓度(astmf121-1979)为4.0×10¹⁷原子/cm³且不含位错簇和cop的硅晶片。此外，同样地切出不含位错簇和cop的硅晶片，作为n型单晶硅基板，准备晶体取向为<100>、直径为200mm、作为掺杂物的磷的浓度为1.4×10¹⁴原子/cm³、氧浓度(astmf121-1979)为5.0×10¹⁷原子/cm³且不含位错簇和cop的硅晶片。

接着，在25℃、低于1×10^-5pa的真空腔室内流通ar从而产生等离子体，对p型单晶硅基板的单面和n型单晶硅基板的单面以600ev的加速电压照射ar离子，将上述两者的单面制成活化面后，接着在真空常温下使上述两者的活化面接触，从而贴合p型单晶硅基板与n型单晶硅基板，得到pn接合硅晶片。应予说明，通过该活化处理，在pn接合硅晶片的贴合界面附近处产生层厚为1nm的变质层。

接着，对上述活化处理而在pn接合硅晶片的贴合界面附近处产生的变质层，用市售的微波退火装置实施热处理，由此使其重结晶化。条件如下：在氮气氛围中，电磁波的频率为2450mhz，电磁波的输出功率为1.7kw，温度为1000℃，时间为15分钟，升温降温速率为100℃/分钟。

接着，通过对构成pn接合硅晶片的p型单晶硅基板和n型单晶硅基板进行研削和研磨，得到p型单晶硅基板的厚度为100μm、n型单晶硅基板的厚度为625μm的厚度为725μm的pn接合硅晶片。

(发明例2)

首先，准备与发明例1中使用的p型单晶硅基板和n型单晶硅基板相同的硅晶片。

接着，将p型单晶硅基板运送至单片式外延生长装置(アプライドマテリアルズ公司制)内，在装置内在1120℃的温度下实施30秒的氢气烘烤处理后，以氢气作为载气、以三氯硅烷作为源气体，在1150℃下通过cvd法在p型单晶硅基板的单面上外延生长n型硅外延层(厚度：11μm，掺杂物：磷，掺杂物浓度：7.8×10¹⁶原子/cm³)。

接着，通过与发明例1相同的方法，将n型硅外延层的表面和n型单晶硅基板的单面制成活化面后，接着在真空常温下使上述两者的活化面接触，从而以上述活化面作为贴合面而使p型单晶硅基板与n型单晶硅基板一体化，得到pn接合硅晶片。应予说明，通过该活化处理，在pn接合硅晶片的贴合界面附近处产生层厚为1nm的变质层。

接着，通过与发明例1相同的方法，使通过上述活化处理而在pn接合硅晶片的贴合界面附近处产生的变质层进行重结晶化。

接着，通过对构成pn接合硅晶片的p型单晶硅基板和n型单晶硅基板进行研削和研磨，得到p型单晶硅基板的厚度为100μm、n型硅外延层的厚度为11μm、n型单晶硅基板的厚度为614μm的厚度为725μm的pn接合硅晶片。

(比较例1)

未使p型单晶硅基板和n型单晶硅基板的两个贴合面的界面附近处产生的变质层进行重结晶化，除此之外，通过与发明例1相同的制造方法得到pn接合硅晶片。

(比较例2)

与发明例1同样，作为n型单晶硅基板，准备晶体取向为<100>、直径为200mm、作为掺杂物的磷浓度为1.4×10¹⁴原子/cm³、氧浓度(astmf121-1979)为5.0×10¹⁷原子/cm³的硅晶片。应予说明，n型单晶硅基板的厚度为625μm。

接着，将n型单晶硅基板运送至单片式外延生长装置(アプライドマテリアルズ公司制)内，在装置内在1120℃的温度下实施30秒的氢气烘烤处理后，以氢气作为载气、以三氯硅烷作为源气体，在1150℃下通过cvd法在n型单晶硅基板上外延生长p型的硅外延层(厚度：100μm，掺杂物：硼，掺杂物浓度：4.4×10¹⁴原子/cm³)，从而得到pn接合硅晶片。

(评价方法)

在各发明例和比较例中，进行下述评价。

<是否产生滑移和位错(xrt评价)>

在各发明例和比较例中，通过xrt(x-raydiffractiontopography，x射线衍射形貌术)法，评价是否存在自硅晶片端产生的滑移、自硅晶片固定销延伸的位错。将评价结果示于表1。

<磷的浓度分布(sims测定)>

在各发明例和比较例中，通过二次离子质谱法(sims：secondaryionmassspectrometry)测定从n型区域扩散至p型区域的磷的浓度。如果自pn接合部起算朝向贴合基板侧的1μm深的位置处的磷浓度为8.0×10¹³原子/cm³以下，则不会对器件特性造成影响。将测定结果示于表1。

<cl评价>

在各发明例和比较例中，制作期望厚度的pn接合硅晶片后，实施与器件形成步骤中的热处理相当的热处理。在此，与器件形成步骤相当的热处理为在氮气氛围中、1100℃下进行15小时。通过实施这样的热处理，能够正确地评价是否存在在制作期望厚度的pn接合硅晶片时不显现、但会因器件形成步骤中的热处理而显现的微小缺陷。其后，在各发明例和比较例中，将pn接合硅晶片剖开后，在残留pn接合面的状态下从表面侧进行研削，进一步进行斜向研磨，通过cl法来评价pn接合面处的结晶性。在检测不到d线、即检测不到缺陷的情况下，pn接合区域中不存在位错，因此能够抑制pn接合间的漏电流。将评价结果示于表1。

<二极管特性的评价(iv测定)>

在各发明例和比较例中，实施与上述器件形成步骤中的热处理相当的热处理(氮气氛围、1100℃×15小时)后，在pn接合硅晶片的表面上形成iv测定用的电极。其后，在发明例1、2和比较例1中，将pn接合硅晶片的表面之中p型单晶硅基板侧的表面处的电压设为0v，对pn接合硅晶片的表面之中n型单晶硅基板侧的表面施加500v的电压，进行iv测定。比较例2中，将pn接合硅晶片的表面之中p型硅外延层的表面处的电压设为0v，对pn接合硅晶片的表面之中n型单晶硅基板侧的表面施加500v的电压，进行iv测定。应予说明，500v相当于驱动器件时对pn接合硅晶片施加的电压(反向偏压)。此时，如果反向偏压方向的电流值低于1.0×10^-7a/cm²，则能够抑制反向漏电流，可以评价为二极管特性优异。将测定结果示于表1。

[表1]

。

工业实用性

根据本发明，可以提供不产生滑移和位错、能够抑制掺杂物的扩散、进而能够抑制pn接合间的漏电流的pn接合硅晶片的制造方法。

附图标记说明

10p型单晶硅基板

12p型单晶硅基板上产生的变质层

14n型单晶硅基板上产生的变质层

16n型硅外延层上产生的变质层

18n型硅外延层

20n型单晶硅基板

100、200期望厚度的pn接合硅晶片

50真空常温接合装置

51等离子体腔室

52气体导入口

53真空泵

54脉冲电压施加装置

55a、55b晶片固定台

61cop产生区域

62osf潜在核区域

63氧析出促进区域(pv(1)区域)

64氧析出促进区域(pv(2)区域)

65氧析出抑制区域(pi区域)

66位错簇区域。