半导体结构与其制造方法与流程

本发明是有关于一种半导体结构与其制造方法，且特别是有关于一种具有栅极取代(gatereplacement)的半导体结构与其制造方法。

背景技术：

半导体结构被使用于许多产品，例如mp3播放器、数字相机、计算机档案等储存元件中。随着半导体制造技术的进步，对于半导体结构的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，系需要制造高元件密度的半导体结构。

设计者开发一种提高半导体结构密度的方法是使用三维叠层存储装置，以达到更高的存储容量，同时降低每一位的成本。然而，在三维叠层存储装置，尤其是氧化物/多晶硅(oxide/polysilicon，op)叠层存储装置中，字线电阻(wordlineresistance)为一关键因素，这是由于字线电阻会影响操作速度。因此，制造一种可有效降低字线电阻的存储器为一重要的课题。

技术实现要素：

本发明是有关于一种具有栅极取代的半导体结构与其制造方法。在本发明某些实施例中，半导体结构的金属层可降低字线电阻且节省单栅极垂直通道(singlegateverticalchannel，sgvc)装置结构的字线金属布线(metalrouting)。

根据本发明，提出一种半导体结构，包括一基板、多个第一叠层结构以及两个第二叠层结构。第一叠层结构设置于基板上，且每个第一叠层结构包括多个交互叠层的金属层与氧化层。第二叠层结构设置于基板上，且每个第二叠层结构包括多个交互叠层的氮化硅层与氧化层。第一叠层结构设置于两个第二叠层结构之间。

根据本发明，提出一种半导体结构的制造方法，包括以下步骤。提供 一基板。交互叠层多个氮化硅层与氧化层。刻蚀氮化硅层与氧化层，以形成多个预叠层结构。形成一第一电荷捕捉层于预叠层结构上。形成一第一通道层于电荷捕捉层上。刻蚀预叠层结构的部分，以形成多个贯孔。将预叠层结构的部分中的氮化硅层取代为多个金属层，以形成多个第一叠层结构。预叠层结构的其他部分形成两个第二叠层结构，且第一叠层结构设置于两个第二结构之间。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1a绘示本发明一实施例的半导体结构100的俯视图。

图1b绘示图1a的半导体结构沿着a-a’线所切的剖面图。

图2a至图10绘示本发明一实施例的半导体结构的一制造实施例。

【符号说明】

100：半导体结构

1：基板

11：第一叠层结构

12：第二叠层结构

21：氮化硅层

22：金属层

31：贯孔

32、33：空间

41、42、43：氧化层

411：氧化层的侧表面

44：绝缘层

60、61、62：电荷捕捉层

601：电荷捕捉层的部分顶表面

80、81、82：通道层

83：导电插塞

具体实施方式

以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

图1a绘示本发明一实施例的半导体结构100的俯视图。图1b绘示图1a的半导体结构100沿着a-a’线所切的剖面图。需注意的是，为了更清楚绘示本发明实施例的半导体结构100，各图式中可能省略部分元件。

在本发明实施例中，半导体结构100可包括一基板1、多个第一叠层结构11与两个第二叠层结构12。第一叠层结构11与第二叠层结构12设置于基板1上。如图1b所示，每个第一叠层结构11可包括交互叠层的金属层22与氧化层41，而每个第二叠层结构12可包括交互叠层的氮化硅层21与氧化层41。

在本实施例中，第一叠层结构11设置于两个第二叠层结构12之间。此外，第一叠层结构的数量可为2n个，其中n为正整数。在此，金属层可包括钨(w)。

如图1b所示，半导体结构100可更包括一电荷捕捉层60及一通道层80，电荷捕捉层60设置于第一叠层结构11上，而通道层80设置于电荷捕捉层60上。在一实施例中，电荷捕捉层60可为一氧氮氧(ono)结构、一氧氮氧氮氧(onono)结构或一氧氮氧氮氧氮氧(ononono)结构，而通道层80可包括多晶硅。

如图1b所示，电荷捕捉层60可包括一凸出部611，凸出部611使电荷捕捉层60的顶表面为不平的(非平面)。

此外，半导体结构100也可包括多个导电插塞(conductiveplug)83与绝缘层44。导电插塞83电性连接于通道层80。绝缘层44可设置于第一叠层结构11之间。在本实施例中，绝缘层44也可设置于第一叠层结构11与第二叠层结构12之间。

在此，绝缘层44可包括氧化物。在一实施例中，每个位于导电插塞83之间的部分绝缘层44与电荷捕捉层60的部分顶表面601可被裸露。也就是说，导电插塞83之间可形成空间33，使每个位于导电插塞83之间的 部分绝缘层44与电荷捕捉层60的部分顶表面601被裸露。

图2a至图10绘示本发明一实施例的半导体结构100的一制造实施例。首先，提供一基板1。接着，交互叠层多个氮化硅层21与氧化层41于基板1上。在本实施例中，可刻蚀氮化硅层21与氧化层41，以形成多个预叠层结构10。

也就是说，每个预叠层结构10可如图2a、图2b所示包括交互叠层的氮化硅层21与氧化层41。在此，图2a绘示半导体结构在此阶段的剖面图，而图2b绘示半导体结构在此阶段的立体示意图。

如图3所示，形成一第一电荷捕捉层61于预叠层结构10上，接着形成一第一通道层81于第一电荷捕捉层61上。在本实施例中，第一电荷捕捉层61可为一氧氮氧(ono)结构、一氧氮氧氮氧(onono)结构或一氧氮氧氮氧氮氧(ononono)结构，而第一通道层81可包括多晶硅。但本发明并未限定于此。

如图4所示，形成一氧化层42于第一通道层81上。在本实施例中，预叠层结构10之间的剩余空间可被氧化层42所填满。

如图5所示，刻蚀部分预叠层结构10，以形成多个贯孔(throughhole)31。在此，贯孔31可裸露基板1的部分顶表面。

如图6所示，移除位于被刻蚀的部分预叠层结构10中的氮化硅层21，以在被刻蚀的部分预叠层结构10中的氧化层41之间形成多个空间32。在一实施例中，可透过热磷酸(phosphoricacid，h3po4)移除氮化硅层21。

如图7所示，形成多个金属层22于多个空间32中以及氧化层42上。在此实施例中，金属层22可包括钨(w)。接着，移除(刻蚀)部分金属层22，以裸露被刻蚀的部分预叠层结构10中的氧化层41的侧表面411。也就是说，如图8所示，被刻蚀的部分预叠层结构10中的氮化硅层21可被多个金属层22取代，以形成多个第一叠层结构11，而未被刻蚀的其他部分预叠层结构10可形成两个第二叠层结构12。

如图9所示，形成一第二电荷捕捉层62于贯孔31内以及氧化层42上，且形成一第二通道层82于第二电荷捕捉层62上。接着，形成一氧化层43于第二通道层82上。在此，氧化层43可如图9所示填满贯孔31。

类似地，第二电荷捕捉层62可为一氧氮氧(ono)结构、一氧氮氧 氮氧(onono)结构或一氧氮氧氮氧氮氧(ononono)结构，而第二通道层82可包括多晶硅。但本发明并未限定于此。

如图10所示，可移除部分氧化层43、部分第二电荷捕捉层62、部分第二通道层82及部分氧化层42，使第一通道层81的顶表面810裸露。在某些实施例中，可通过化学机械平坦化(chemical-mechanicalplanarization，cmp)工艺或干法刻蚀(dryething)工艺移除部分氧化层43、部分第二电荷捕捉层62、部分第二通道层82及部分氧化层42。

在本实施例中，剩余的氧化层的顶表面可能低于第一通道层81的顶表面810。但本发明并未限定于此。

接着，形成多个导电插塞83于第一叠层结构11上，即可形成如图1b所示的半导体结构100。在此，导电插塞83电性连接于第一通道层81与第二通道层82。

在一实施例中，形成导电插塞83的方法可包括以下步骤。首先，沉积一多晶硅层于第一叠层结构11上。接着，刻蚀多晶硅层以裸露部分第一电荷捕捉层61。

需注意的是，图10中的第一电荷捕捉层61与第二电荷捕捉层62可视为图1b中的电荷捕捉层60；图10中的第一通道层81与第二通道层82可视为图1b中的通道层80；图10中剩余的氧化层可视为图1b中的绝缘层44。

也就是说，绝缘层44可形成于第一叠层结构11之间，而位于导电插塞83之间的部分绝缘层44可被裸露。

根据本发明实施例，透过半导体结构制造过程中的栅极取代步骤形成金属层，可有效降低字线电阻，因此，编程逻辑阵列(pla)衬垫只需要形成于半导体结构100的整个区块的右侧与左侧，可节省单栅极垂直通道(sgvc)装置结构的字线金属布线(metalrouting)。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。