一种阵列基板的利记博彩app
【专利摘要】本实用新型提供一种阵列基板，属于显示【技术领域】，其可解决现有的阵列基板背板电源线电阻较大造成像素间亮度非均匀性的问题。本实用新型的阵列基板，由于将背板电源线的电源导线层在阵列基板单独成层设置，电源导线层其在衬底上的投影面积可以更大，也就是电源导线层的导电截面积也可以更大，从而降低电源导线层的电阻。从而降低不同像素单元的电流差异，进而减弱在显示时产生云纹现象。
【专利说明】一种阵列基板
【技术领域】
[0001]本实用新型属于显示【技术领域】，具体涉及一种阵列基板。
【背景技术】
[0002]有机发光显示二极管(OLED)作为一种电流型发光器件已越来越多地被应用于高性能显示中。传统的无源矩阵有机发光显示(Passive Matrix 0LED)随着显示尺寸的增大，需要更短的单个像素的驱动时间，因而需要增大瞬态电流，增加功耗。同时大电流的应用会造成掺锡氧化铟ITO线上压降过大，并使OLED工作电压过高，进而降低其效率。而有源矩阵有机发光显示(Active Matrix 0LED)通过开关管逐行扫描输入OLED电流，可以很好地解决这些问题。
[0003]基于P型TFT构成的传统2T1C像素驱动电路如图1所示:图中，Ml为开关晶体管，用于控制数据线电压Vdata输入；M2为驱动晶体管，用于控制OLED的发光电流；Cs为存储电容器，用于为驱动晶体管M2的栅极提供偏置及维持电压。
[0004]上述的2T1C像素驱动电路在单帧时间内包括两个工作时段:第一时段为数据线电压Vdata写入时段tl，在该时段内，行扫描线电压Vscan为低电平，此时开关晶体管Ml导通，数据线电压Vdata经过开关晶体管Ml漏源极之间的通道写入到存储电容器Cs上，并同时作用于驱动晶体管M2的栅极，M2导通，电源电压VDD驱动发光像素单元OLED发光；
[0005]第二时段为显示维持时段t2，在该时段内，行扫描线电压Vscan为高电平，开关晶体管Ml处于截止状态，其漏源极之间的通道被关断，数据线电压Vdata与存储电容器Cs (驱动晶体管M2的栅极)之间的通道被关断。此时，在要求不严格的情况下可以认为存储电容器Cs因开关晶体管Ml关断而没有电荷的泄放通路，只能保持开关晶体管Ml截止前的状态，Cs两端电压维持不变，M2导通并维持发光像素单元OLED发光，直到下一帧周期的行扫描线电压Vscan到来，开关晶体管Ml再次被选通。
[0006]具体地，如下式(I)所示，驱动电流可表示为:
[0007]Zomf4:m~(Vdaia- WMJ-Fw)2CI)
mm
[0008]其中，μ P为载流子迁移率，COX为栅氧化层电容，W/L为晶体管宽长比，Vdata为数据线电压，VDD为AMOLED背板电源电压，为所有像素单元共享，VTH为晶体管的阈值电压，可见驱动电流与背板电源电压VDD相关。
[0009]尤其是在大尺寸显示应用中，由于背板电源线存在一定电阻，且所有像素的驱动电流都由电源电压VDD提供，可见，在背板中靠近背板电源电压VDD供电位置区域的电源电压相比较离供电位置较远区域的电源电压要高，产生电压降。由于背板电源电压VDD与驱动电流相关，电压降也会造成不同区域的电流差异，进而在显示时产生云纹。
[0010]现有技术中阵列基板上像素区域的每个像素单元中，电源导线层与栅极层或源、漏极层同层且平行布置，造成电源导线层占有像素区域面积，且不能形成网状结构，造成电源导线层电阻较大；另外，由于同层布置造成电源导线层占有的面积有限，电源导线层的导电截面有限，也造成电源导线层电阻较大；另外，电源导线层与栅极层或源、漏极层同层且平行布置需要占据像素单元的面积，造成像素开口率下降。
实用新型内容
[0011]本实用新型的目的是解决现有技术的背板电源线电阻较大造成像素间亮度非均匀性的问题，提供一种降低能降低背板电源线电阻的阵列基板。
[0012]解决本实用新型技术问题所采用的技术方案是一种阵列基板包括呈阵列分布的若干像素单元，每个像素单元包括:包括设置在衬底上的有源层；与所述有源层接触的源、漏极层，其中，源、漏极层同层间隔设置；与所述有源层绝缘设置的栅极层；所述的每个像素单元还包括电源导线层，所述电源导线层与所述源极层通过过孔连接。
[0013]优选的是，所述的电源导线层在衬底的投影至少部分与栅极层或源、漏极层在衬底的投影重合。
[0014]优选的是，所述的电源导线层在整个像素区域呈网格状布置。
[0015]优选的是，所述的电源导线层设置在衬底上，在所述的电源导线层上设有第一绝缘层，在所述的第一绝缘层上设有栅极层，在所述的栅极层上设有第二绝缘层，在所述的第二绝缘层上设有有源层，在所述的有源层上同层间隔设置源、漏极层；所述的源极层通过位于第一绝缘层和第二绝缘层中的过孔连接。
[0016]优选的是，所述的栅极层与衬底接触，在所述的栅极层上设有第一绝缘层，在所述的第一绝缘层上设有有源层，在所述的有源层上同层间隔设置源、漏极层；在所述的源、漏极层上设有第二绝缘层，在所述的第二绝缘层上设有电源导线层，所述的电源导线层通过位于第二绝缘层的过孔与所述的源极层相连。
[0017]本实用新型的阵列基板，将背板电源线的电源导线层在阵列基板单独成层设置，其在衬底上的投影面积可以更大，也就是电源导线层的导电截面积也可以更大，从而降低电源导线层的电阻。从而降低不同像素单元的电流差异，进而减弱在显示时产生云纹现象。
[0018]另外，电源导线层单独成层布置，可以与栅极层或源、漏极层在垂直方向上部分重合，降低电源导线层在像素单元上所占的面积，从而有利于增大像素的开口率。
[0019]此外，所述的电源导线层在整个像素区域呈网格状布置。也就是说相邻像素单元的电源导线层相互连接成网格状，更能从整体上降低电源线的电阻，从而降低不同像素单元的电流差异，进而减弱在显示时产生云纹现象。
【专利附图】
【附图说明】
[0020]图1为现有技术中基于P型TFT构成的传统2T1C像素驱动电路。
[0021]图2为本实用新型实施例1中阵列基板部分功能层的剖面示意图。
[0022]图3为本实用新型实施例1中阵列基板形成电源导电层的图形后的剖面示意图。
[0023]图4为本实用新型实施例1中阵列基板形成第一绝缘层的图形后的剖面示意图。
[0024]图5为本实用新型实施例1中阵列基板形成栅极层图形后的剖面示意图。
[0025]图6为本实用新型实施例1中阵列基板形成第二绝缘层的图形后的剖面示意图。
[0026]图7为本实用新型实施例1中阵列基板形成有源层的图形后的剖面示意图。
[0027]图8为本实用新型实施例1中阵列基板形成源、漏极层后的剖面示意图。
[0028]图9为本实用新型实施例2中阵列基板部分功能层的剖面示意图。
[0029]其中:
[0030]1.衬底；2.电源导线层；3.第一绝缘层；4.第二绝缘层；5.源极层；6.漏极层；7.有源层；8.第三绝缘层；9.像素电极层；10.栅极层；11.过孔。
【具体实施方式】
[0031]为使本领域技术人员更好地理解本实用新型的技术方案，下面结合附图和【具体实施方式】对本实用新型作进一步详细描述。
[0032]实施例1
[0033]本实施例提供一种阵列基板。下面以底栅型阵列基板为例介绍，应当理解的是对于顶栅型的阵列基板也是适用的。
[0034]如图2所示，一种阵列基板包括呈阵列分布的若干像素单元，每个像素单元包括:设置在衬底I上的有源层7 ;与所述有源层7接触的源、漏极层5、6，其中，源、漏极层5、6同层间隔设置；与所述有源层7绝缘设置的栅极层10 ;所述的每个像素单元还包括电源导线层2，所述电源导线层2与所述源极层5通过过孔11连接。
[0035]本实施例中电源导线层2单独布置，其在衬底I上的投影面积可以更大，也就是电源导线层2的导电截面积也可以更大，从而降低电源导线层2的电阻。从而降低不同像素单元的电流差异，进而减弱在显示时产生的云纹现象。
[0036]优选地，电源导线层2在衬底I的投影至少部分与栅极层10或源、漏极层5、6在衬底的投影重合。这样电源导线层2单独成层布置，可以与栅极层10或源、漏极层5、6在垂直方向上部分重合，降低电源导线层2在像素单元上所占的面积，从而有利于增大像素的开口率。
[0037]优选地，所述的电源导线层2在整个像素区域呈网格状布置。也就是说相邻像素单元的电源导线层2相互连接成网格状，更能从整体上降低电源线的电阻，从而降低不同像素单元的电流差异，进而减弱在显示时产生云纹现象。
[0038]具体地，如图2所示，电源导线层2设置在衬底I上，在所述的电源导线层2上设有第一绝缘层，在所述的第一绝缘层3上设有栅极层10，在所述的栅极层10上设有第二绝缘层4，在所述的第二绝缘层4上设有有源层7，在所述的有源层7上同层间隔设置源、漏极层5、6 ;所述的源极层6通过位于第一绝缘层3和第二绝缘层4中的过孔11连接。电源电压经电源导线层2传递给源极层6。
[0039]可选地，在源极层6上设置第三绝缘层8、在漏极层5上设置像素电极层9，在栅极层10接收栅极线电压Vgate信号时，电源电压Vdd经过源、漏极层5、6传递至像素电极层9驱动有机发光器件(图2中未不出)发光。
[0040]如图3-8所示，上述的阵列基板采用以下制备方法制备:
[0041 ] 步骤a、如图3所示，提供一衬底，在衬底上形成由导电金属层组成的电源导电层2的图形。
[0042]首先通过一次构图工艺在衬底I上形成由导电金属层组成的电源导电层2图形。其中，衬底I可为弹性塑料。
[0043]具体地，可以采用溅射或热蒸发的方法在衬底I上沉积一层导电金属层。优选的，导电金属层的材料为铜或铜的合金，这样可以进一步的降低电源导电层2的电阻。
[0044]应当理解的是，Cr、W、Ta、Mo、Al等金属及其合金也是可以的，导电金属层也可以是由多层金属薄膜组成。在导电金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于电源导电层2的图形所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的栅金属薄膜，形成电源导电层2的图形；剥离剩余的光刻胶。
[0045]步骤b:如图4所示，在形成有电源导电层的衬底上形第一绝缘层3;
[0046]具体地，可以采用等离子体增强化学气相沉积(PECVD)方法，在经过步骤a的衬底I上沉积第一绝缘层3材料，形成第一绝缘层3。其中，第一绝缘层3材料可以选用氧化物或者氮化物或者氮氧化物，第一绝缘层3可以为单层、双层或多层结构。
[0047]在第一绝缘层3涂覆光刻胶，对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶未保留区域包括过孔11在该层的部位；之后进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的第一绝缘层3材料，形成第一绝缘层3的图形；剥离光刻胶保留区域的剩余的光刻胶。
[0048]步骤C、在形成有电源导电层的衬底上形成由栅金属层组成的栅极图形；
[0049]如图5所示，可以采用溅射或热蒸发的方法在步骤b所得衬底I上沉积一层栅金属层。栅金属层的材料可以是Cr、W、Ta、Mo、Al、Cu等金属及其合金,栅金属层也可以是由多层金属薄膜组成。在栅金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于栅极层10的图形所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的栅金属薄膜，形成栅极层10的图形；剥离剩余的光刻胶。
[0050]步骤d:如图6所示，在形成有栅极层电源导电层的衬底上形第二绝缘层4 ；
[0051]具体地，可以采用等离子体增强化学气相沉积(PECVD)方法，在经过步骤c的衬底I上沉积第二绝缘层4材料，形成第二绝缘层4。其中，第二绝缘层4材料可以选用氧化物或者氮化物或者氮氧化物，第二绝缘层4可以为单层、双层或多层结构。
[0052]在第二绝缘层4涂覆光刻胶，对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶未保留区域包括过孔11在该层的部位；之后进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的第二绝缘层4材料，形成第二绝缘层4的图形；剥离光刻胶保留区域的剩余的光刻胶。
[0053]步骤e:在形成有第二绝缘层的衬底上沉积金属氧化物半导体层，形成有源层；
[0054]具体地，如图7所示，可以先在经过步骤d的衬底I上采用磁控溅射、热蒸发或其它成膜方法沉积铟镓锌氧化物(IGZO)作为有源层7，IGZO的厚度可以为10nm-50nm。
[0055]接着，在有源层7上涂覆光刻胶，对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶未保留区域包括过孔11在该层的部位和有源层7的对应部位；之后进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的金属氧化物半导体层，形成有源层7的图形；剥离光刻胶保留区域的剩余的光刻胶。
[0056]步骤f:如图8所示，在衬底上形成源、漏极层5、6的图形；
[0057]具体地，在经过步骤e的衬底I上采用磁控溅射、热蒸发或其它成膜方法沉积一层源、漏金属层。源、漏金属层的材料可以是Cr、W、Ta、Mo、Al、Cu等金属及其合金,源、漏金属层也可以是由多层金属薄膜组成。在源、漏金属层上涂覆一层光刻胶，采用掩膜板对光刻胶进行曝光，使光刻胶形成光刻胶未保留区域和光刻胶保留区域，其中，光刻胶保留区域对应于源电极、漏电极的图形所在区域和过孔11所在区域，光刻胶未保留区域对应于上述图形以外的区域；进行显影处理，光刻胶未保留区域的光刻胶被完全去除，光刻胶保留区域的光刻胶厚度保持不变；通过刻蚀工艺完全刻蚀掉光刻胶未保留区域的源、漏金属薄膜形成源、漏极层5、6的图形；剥离剩余的光刻胶。
[0058]应当理解的是，还可以采用已知的构图工艺形成第三绝缘层8，像素电极9等其它功能层，在此不再一一赘述，最终形成阵列基板，如图2所示。
[0059]实施例2
[0060]本实施例提供一种阵列基板，该阵列基板结构与实施例1中阵列基板的结构不同的是，将电源导线层2设置在源、漏极层5、6的上方，并通过过孔11相连，其它功能层作相应调整。
[0061]具体地，如图9所示，在衬底I上设有栅极层10，在所述的栅极层10上设有第一绝缘层3，在所述的第一绝缘层3上设有有源层7，在所述的有源层7上同层间隔设置源、漏极层5、6 ;在源、漏极层5、6上设有第二绝缘层4，在所述的第二绝缘层4上设有电源导线层2，所述的电源导线层2通过位于第二绝缘层4的过孔11与所述的源极层5相连。
[0062]所述的源极层6通过位于第二绝缘层4中的过孔11连接。电源电压经电源导线层2传递给源极层6。
[0063]可选地，在源极层6上设置第三绝缘层8、在漏极层5上设置像素电极层9，在栅极层10接收栅极电压Vgate信号时，电源电压Vdd信号经过源、漏极层5、6传递至像素电极层9驱动有机发光器件(图9中未不出)发光。
[0064]本实施例的阵列基板的制备方法与实施例1中的阵列基板的制备方法类似，在此不再一一赘述。
[0065]可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。上述电源导电层也可以布置其它任意两个功能层之间，只要电源导电层单独布置，并与源极层相连均为本实用新型的保护范围。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
【权利要求】
1.一种阵列基板，包括呈阵列分布的若干像素单元，每个像素单元包括:包括设置在衬底上的有源层；与所述有源层接触的源、漏极层，其中，源、漏极层同层间隔设置；与所述有源层绝缘设置的栅极层；其特征在于，所述的每个像素单元还包括电源导线层，所述电源导线层与所述源极层通过过孔连接。
2.如权利要求1所述的阵列基板，其特征在于，所述的电源导线层在衬底的投影至少部分与栅极层或源、漏极层在衬底的投影重合。
3.如权利要求1所述的阵列基板，其特征在于，所述的电源导线层在整个像素区域呈网格状布置。
4.如权利要求1-3任一所述的阵列基板，其特征在于，所述的电源导线层设置在衬底上，在所述的电源导线层上设有第一绝缘层，在所述的第一绝缘层上设有栅极层，在所述的栅极层上设有第二绝缘层，在所述的第二绝缘层上设有有源层，在所述的有源层上同层间隔设置源、漏极层；所述的源极层通过位于第一绝缘层和第二绝缘层中的过孔连接。
5.如权利要求1-3任一所述的阵列基板，其特征在于，所述的栅极层与衬底接触，在所述的栅极层上设有第一绝缘层，在所述的第一绝缘层上设有有源层，在所述的有源层上同层间隔设置源、漏极层；在所述的源、漏极层上设有第二绝缘层，在所述的第二绝缘层上设有电源导线层，所述的电源导线层通过位于第二绝缘层的过孔与所述的源极层相连。
【文档编号】H01L27/32GK203983287SQ201420318468
【公开日】2014年12月3日 申请日期:2014年6月13日 优先权日:2014年6月13日
【发明者】盖翠丽, 吴仲远 申请人:京东方科技集团股份有限公司