具有集成串联电阻的半导体芯片的利记博彩app
【专利摘要】具有集成串联电阻的半导体芯片。半导体芯片具有：半导体主体，其具有底侧和布置成在垂直方向上远离底侧的顶侧；活跃晶体管区域和非活跃晶体管区域；在半导体主体中形成的漂移区域；用于外部接触半导体芯片的接触端子焊盘以及在半导体主体中形成的多个晶体管单元。晶体管单元中的每一个晶体管单元具有第一电极。多个连接线中的每一个连接线将第一电极中的另一个第一电极电连接到在相应的连接线的连接位置处的接触端子焊盘。连接线中的每一个连接线具有由下列的至少一个形成的电阻区段：连接线区段的局部减小的横截面面积；和局部增加的比电阻。连接位置中的每一个连接位置和电阻区段中的每一个电阻区段被布置在非活跃晶体管区域中。
【专利说明】具有集成串联电阻的半导体芯片
【技术领域】
[0001]本发明的实施例涉及半导体芯片，特别是具有多个晶体管单元的半导体芯片。
【背景技术】
[0002]包括MOSFET和IGBT的晶体管(诸如IGFET (绝缘栅场效应晶体管))在不同种类的应用(诸如逆变器、电压调节器、电流调节器或用于驱动诸如灯、阀、电动机等的电负载驱动电路)中广泛用作电子开关。通常用作功率晶体管的晶体管包括布置在晶体管单元场中且并联地电连接的多个同样的晶体管单元。
[0003]在许多现代功率晶体管中，利用“电荷补偿原理”的垂直场板用于实现晶体管的低导通电阻(U。在电荷“补偿原理”中，电连接到晶体管的源极区或发射极区的场板延伸到晶体管的漂移区中，以便补偿由掺杂剂提供的电荷，所述掺杂剂引起漂移区的导电性的类型(η或p)。然而，场板导致这样的晶体管的输出电容的增加。作为其的结果，交替地导通和断开晶体管导致由晶体管所连接到的电子电路的不可避免的电感引起的不期望的过电压峰值。当过电压峰值的高度随着穿过晶体管的电流的转换速率而增加时，常规晶体管试图使用与场板串联连接的阻尼电阻器来减小转换速率，所述场板由于该电阻器的所要求的高安培容量而浪费许多芯片空间。此外，这样的晶体管的晶体管单元的切换行为是不均匀的，也就是说，晶体管单元不同时导通和断开。
[0004]因此，存在对具有低导通电阻、低输出容量和均匀切换行为的晶体管的需要。
【发明内容】
[0005]根据实施例，半导体芯片具有半导体主体，所述半导体主体具有底侧和布置成在垂直方向上远离底侧的顶侧。半导体芯片还具有带有晶体管单元的活跃晶体管区和没有晶体管单元的非活跃晶体管区。半导体芯片还包括在半导体主体中形成的漂移区、用于外部接触半导体芯片的一个或多个接触端子焊盘以及在半导体主体中形成的许多晶体管单元。晶体管单元中的每一个晶体管单元具有第一电极。多个连接线中的每一个连接线将第一电极中的另一个第一电极电连接到在相应的连接线的连接位置处的接触端子焊盘。连接线中的每一个连接线包括电阻区段，其中连接位置中的每一个连接位置和电阻区段中的每一个电阻区段被布置在非活跃晶体管区域中。电阻区段中的每一个电阻区段由下列的至少一个形成:连接线区段的局部减小的横截面面积和/或局部增加的比电阻。
[0006]第一电极的每一个第一电极可以是晶体管单元中的另一个晶体管单元的场电极。可替换地，第一电极中的每一个第一电极可以是晶体管单元中的另一个晶体管单元的栅电极。
[0007]根据另一实施例，用于生产半导体芯片的方法包括提供具有底侧和布置成在垂直方向上远离底侧的顶侧的半导体主体。活跃晶体管区域和非活跃晶体管区域在半导体主体中生产，使得半导体主体包括作为集成部分的漂移区、用于外部接触半导体芯片的接触端子焊盘以及多个晶体管单元。晶体管单元中的每一个晶体管单元包括第一电极。多个连接线将第一电极中的另一个第一电极电连接到在相应的连接线的连接位置处的接触端子焊盘，其中连接线中的每一个连接线包括由下列的至少一个形成的电阻区段:局部减小的横截面面积和局部增加的比电阻。连接位置中的每一个连接位置和电阻区段中的每一个电阻区段被布置在非活跃晶体管区域中。
【专利附图】
【附图说明】
[0008]现在将参考附图解释示例。附图用来图示基本原理，以便只图示对于理解基本原理所必需的方面。附图并不是按比例的。在附图中，相同的参考符号表示相同的特征。
[0009]图1描绘图示晶体管单元和电阻区段的布置的晶体管的半导体主体的实施例的顶视图。
[0010]图2图示具有图1所示的实施例的集成电阻区段的第一电极和连接线的布线，其中第一电极经由相应的连接线电连接到公共源极电极。
[0011]图3描绘在剖视面A-A中的具有图2的布线的图1的布置的区段的垂直横截面视图，其图示用于实现电阻区段的第一示例。
[0012]图4描绘在剖视面A-A中的具有图2的布线的图1的布置的区段的垂直横截面视图，其图示用于实现电阻区段的第二示例。
[0013]图5描绘在剖视面A-A中的具有图2的布线的图1的布置的区段的垂直横截面视图，其示出用于实现电阻区段的第三示例。
[0014]图6描绘在剖视图C-C中的在图5中图示的布置的水平横截面视图。
[0015]图7描绘在剖视面A-A中的具有图2的布线的图1的布置的区段的垂直横截面视图，其图示用于实现电阻区段的第四示例。
[0016]图8描绘分别在剖视面A-A中的具有图2的布线的图1的或在剖视面G-G中的图10的布置的区段的垂直横截面视图，其图示用于实现电阻区段的第五示例。
[0017]图9描绘图示分别在剖视面B-B中的图1的或在剖视面D-D中的图3、4、5、7、14、
15、16的实施例的单元结构的第一示例的垂直横截面视图。
[0018]图10描绘图示分别在剖视面B-B中的图1的或在剖视面E-E中的图8和12的实施例的单元结构的第二示例的垂直横截面视图。
[0019]图11描绘图8的实施例的更详细的图示并涉及分别在剖视面A-A中的图1的或在剖视面G-G中的图8和12的垂直横截面视图。
[0020]图12描绘在剖视面K-K中的在图11中图示的布置的水平横截面视图。
[0021]图13图示类似于图2的布置的第一电极和具有图1所示的实施例的集成电阻区段的连接线的布线，其中，差异是第一电极经由相应的连接线电连接到公共栅极接触焊盘。
[0022]图14描绘在剖视面A-A中的具有图13的布线的图1的布置的区段的垂直横截面视图，其图示用于实现电阻区段的第一示例。
[0023]图15描绘在剖视面A-A中的具有图13的布线的图1的布置的区段的垂直横截面视图，其图示用于实现电阻区段的第二示例。
[0024]图16描绘在剖视面A-A中的具有图13的布线的图1的布置的区段的垂直横截面视图，其图示用于实现电阻区段的第三示例。
[0025]图17描绘具有布置在半导体主体上方的平面栅电极且没有用于实现补偿部件的场电极的半导体芯片的垂直横截面视图。
[0026]图18A-22B描绘用于生产第一电极和电连接到其的连接线的方法的各种步骤。
【具体实施方式】
[0027]在下面的详细描述中，参考形成其一部分的附图，且其中通过例证的方式示出可以实践本发明的特定实施例。在这个方面中，根据正被描述的图的方位使用方向术语(诸如“顶部”、“底部”、“前面”、“后面”、“前部”、“尾部”等)。因为实施例的部件可以被定位于许多不同的方位中，方向术语用于说明的目的，且决不是限制性的。可以利用其它实施例，且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。因此，下面的详细描述不被理解为限制性意义，且本发明的范围由所附权利要求限定。本文中描述的各种示例性实施例的特征可以彼此组合，除非另有具体说明。
[0028]图1示意性图示晶体管100的半导体主体I的顶视图。半导体主体I包括通常的半导体材料(像硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)或任何其它IV-1V、II1-V、I1-VI半导体)。晶体管100包括集成在半导体主体I中的多个晶体管单元30。在所示的实施例中，各个晶体管单元30被实现为平行于彼此伸展的带状单元。然而，各个晶体管单元30也可以具有任何其它单元结构，像矩形、正方形、六边形或任意多边形。
[0029]晶体管单元30被布置在活跃晶体管区域18中，即，在具有与所有晶体管单元30一起相同的脚印底面积的半导体晶体管100的区中。在这个连接中，在半导体主体I的底侧12的平面中取得脚印底面积，例如见图3。
[0030]晶体管100的活跃晶体管区域18可以由仅仅一个晶体管区域域组成或具有远离彼此间隔开的两个或更多的晶体管区域。活跃晶体管区域是其中绝缘栅场效应晶体管(IGFET)的导电沟道可以被激活的区域，例如源极区域。因此，晶体管100具有由在晶体管100的活跃晶体管区域18之外的区域限定的非活跃晶体管区域19。非活跃区域19可以由仅仅一个晶体管区域组成或具有远离彼此间隔开的两个或更多的晶体管区域。特别是，非活跃晶体管区域19可以从晶体管100的横向表面延伸到远至活跃晶体管区域18，和/或在两个活跃晶体管区域18之间延伸。
[0031]如也在图1中所示的，对于晶体管单元中的每一个晶体管单元30，提供具有第一端235和第二端236的导电连接线23。如在图2中进一步详细示出的，每一个连接线23的第一端235电连接到相应的晶体管单元30的第一电极21，且第二端236电连接到晶体管100的公共接触焊盘41。因此，第二端236也被称为“连接位置”。例如，第一电极21可以是场板，每一个场板被布置在晶体管单元30的栅电极之一之下，且公共接触焊盘41可以是晶体管100的源极焊盘。将参考图13以及下列等等解释其它实施例，其中第一电极是晶体管单元30的栅电极，且公共接触焊盘是晶体管100的栅极焊盘。
[0032]图3是在剖视面A-A中的具有图2的布线的图1的布置的垂直横截面视图，其图示用于实现电阻区段的第一示例。剖视面A-A贯穿具有在半导体主体I中形成的公共沟槽中布置的场电极21和栅电极21的晶体管单元30。栅电极22连同其它晶体管单元30的栅电极22 —起电连接到公共栅极接触焊盘43。
[0033]半导体主体I具有多个掺杂半导体区，其中只有两个半导体区在区段(参考数字15和16)中是可见的。下面将参考图9解释掺杂半导体区。晶体管单元30被布置在活跃晶体管区域18中。电介质50使第一电极21与半导体区15并与栅电极22介电地绝缘。电介质50可以由相同的电介质材料组成或由不同的电介质材料组成。
[0034]在本实施例中，第一电极21用作场板，其使电位的等位线的相当大的部分贯穿在第一电极21和基本上平行于第一电极21的漂移区15之间的电介质50的比较厚的区段。
[0035]第一电极中的每一个第一电极21电连接到连接线23的第一端235。连接线23的第二端236连接到晶体管100的接触焊盘41 (在这个实施例中是源极电极)。在本公开的意义上，连接线23的第二端236与公共接触焊盘(在这里是源极接触焊盘41)物理和电接触的位置也被称为“连接位置”并用与第二端相同的参考数字(在这里:236)指明。
[0036]连接线中的每一个连接线23包括电阻区段231、布置在电阻区段231和第一端235之间的可选区段232、布置在第一电极21的顶侧的水平之下并在电阻区段231和第二端23之间电连接的可选区段233、以及布置在第二端和第一电极21的顶侧的水平之间的可选区段234。在这个方面中，第一电极21的顶侧的水平被认为是穿过第一电极21的顶侧平行于半导体主体I的底侧12伸展的切面。底侧12在由第一横向方向rl和垂直于第一横向方向rl的第二横向方向r2所限定的平面中延伸。垂直方向V垂直于第一和第二横向方向rl、r2而伸展。
[0037]在所示实施例中，与直接邻近于电阻区段231的区段232、233中的至少任何一个或两个的比电阻相比，电阻区段231具有局部增加的比电阻。在其它实施例中，电阻区段231可以被布置成直接邻近于第一端235，或如在图4中所示的，直接邻近于第二端236。在图4的实施例中，电阻区段231从第一电极21的顶侧的水平延伸到远至第二端236。
[0038]此外，在实施例中，与相应的第一电极21的比电阻相比，电阻区段231可以可选地具有局部增加的比电阻。
[0039]在图5所示的实施例中，电阻区段231由连接线23的局部减小的横截面面积形成，所述横截面面积可以例如用延伸到连接线23中的凹槽230实现。凹槽230可以在垂直方向V上延伸，和/或如在图6的水平横截面视图中所示的，在水平方向r2上延伸。
[0040]在电阻区段231的比电阻相对于直接邻近于电阻区段231的区段232、233中的一个或两个的比电阻而局部增加的实施例中，电阻区段231可以由掺杂或未掺杂多晶半导体材料制成。电阻区段232、233、234中的任何一个或全部可以由掺杂半导体材料或由金属制成。
[0041]因此，在电阻区段231的比电阻由连接线23的局部减小的横截面面积形成的任何实施例中，电阻区段231可以由掺杂或未掺杂多晶半导体材料或由金属制成。区段232、233,234中的任何一个或全部可以由掺杂或未掺杂多晶半导体材料或由金属制成。
[0042]如也可以从图6看到的，其中布置连接线23的沟槽的宽度可以是恒定的(也见图8)。在图6中，在半导体主体I中形成的沟槽中布置的导电材料在活跃晶体管区域18中具有第一宽度wl而在非活跃晶体管区域19中具有第二宽度w2。如图6所示,第一宽度wl可以大于第二宽度w2。然而，第一宽度wl也可以和第二宽度w2 —致或比第二宽度w2小。
[0043]如在图7中进一步图示的，电阻区段231可以由与直接邻近于电阻区段231的区段232、233中的至少任何一个或两个的比电阻相比局部增加的比电阻和连接线23的局部减小的横截面面积两者来创建。
[0044]在图8所示的实施例中，第一电极21由例如金属(例如钨(W))的导电材料212组成或包括例如金属(例如钨(W))的导电材料212。第一电极21还可以包括布置在导电材料212和半导体主体I之间的活跃晶体管区域18中的阻挡层211，以便防止导电材料212显著地扩散到半导体主体I中。在导电材料是掺杂或未掺杂多晶半导体材料(例如多晶硅)的情况下，阻挡层211是可有可无的。阻挡层211可以是例如由氮化钛(TiN)组成或包括氮化钛(TiN)的薄层。
[0045]连接线23包括直接邻近于第一电极21的电阻区段231和直接邻近于电阻区段231并从电阻区段231延伸到远至公共接触焊盘41的区段234。电阻区段231和区段234都包括掺杂半导体材料，由此，区段234的比电阻低于电阻区段231的比电阻。
[0046]图9是在活跃晶体管区域19中取得的并图示分别在剖视面B-B中的图1的或在剖视面D-D中的图3、4、5、7、14、15、16的实施例的可能单元结构的第一示例的垂直横截面视图。在图9中(且也在图10、11、14和18中)附加地描绘的布线仅意在图示晶体管100的不同部分之间的电互连，且不包含关于该布线的物理布局的任何信息。
[0047]晶体管100包括具有底侧12并具有布置成在垂直方向V上远离底侧12的顶侧的半导体主体I。半导体主体I具有第一导电类型的漂移区15、第一导电类型的源极区13和第二导电类型的主体区14，所述第二导电类型与第一导电类型互补。主体区14被布置在源极区13和漂移区15之间。漏极区16被布置在漂移区15的背对顶侧11的那侧上。漏极区16比漂移区15更重地掺杂，并可以具有第一导电类型，S卩，与漂移区15相同的导电类型，或可以具有第二导电类型。在前者的情况下得到形成为MOSFET的MOS晶体管部件，且在后者的情况下得到形成为IGBT的MOS晶体管部件。漏极接触焊盘物理和电接触漏极区16。
[0048]漂移区15的掺杂浓度可以例如在113 cm_3到117 cm_3的范围内，源极区13的掺杂浓度可以例如在119 Cm—3到102° Cm—3的范围内，且漏极区16的掺杂浓度对于MOSFET处于例如119 cm_3的范围内且对于IGBT处于例如117 cm_3到119 cm_3的范围内。在本公开的上下文中，术语“掺杂浓度”意在意指引起掺杂半导体区域的导电性的类型的掺杂剂原子的浓度。
[0049]接触焊盘41 (即，源极接触焊盘)连接到源极区13。源极电极41例如由金属或重度掺杂的多晶半导体材料(诸如例如多晶硅(多晶体硅))组成。可选地，源极电极41可以连接到主体区14，使得源极区13和主体区14被短路，如在MOS晶体管部件中的原理上已知的。
[0050]晶体管单兀30包括对,每一对具有栅电极22和第一电极21,所述第一电极21是场电极。每一对被布置在半导体主体I中形成的公共沟槽中。第一电极21被布置在相应对的栅电极22和底侧12之间并与相应的栅电极22介电地绝缘。因而，在第一电极21和底侧12之间的距离大于在漂移区15和底侧12之间的距离。
[0051]布置成邻近于主体区14和通过栅极电介质53 (诸如例如半导体氧化物(其为电介质50的一部分))与半导体主体I介电地绝缘的栅电极22用于沿着在源极区13和漂移区15之间的栅极电介质53在主体区14中生成导电沟道。也就是说，导电沟道位于与在主体区14中的栅极电介质53的表面相对。栅极电介质53比布置在第一电极21和漂移区15之间的电介质50的区段54更薄。然而，区段54的厚度(即，在场板中的每一个场板21和漂移区15之间的距离)可以小于5 Mm。
[0052]如在图9中进一步图不的,对于第一电极中的每一个第一电极21,在半导体主体I的厚度dl与在第一电极21和底侧12之间的距离d2之间的差异dl_d2可以可选地是至少0，7 μιη0
[0053]图10是在剖视面E-E中的分别在图8和12的晶体管100的活跃晶体管区域19中取得的垂直横截面视图。横截面也对应于图1所示的剖视面Β-Β。如可以从图10看到的，阻挡层211可以被形成为U形的，并被填充有导电材料212。如果第一电极21要求高安培容量(其是针对用作如描绘的场板的第一电极21的情况)，用于导电材料212的金属的使用允许(与由具有较高的比电阻率的掺杂多晶半导体材料(见例如图9)制成的第一电极21相t匕)第一电极21的宽度的减小和与其相关联的晶体管单元30的宽度的减小。然而由于简化的原因，在图10和9中的单元30的宽度被示出为同样的。
[0054]图11是图8的实施例的更详细图示并涉及分别在剖视面A-A中的图1的或在剖视面G-G中的图10的垂直横截面视图。图12是在剖视面K-K中的在图11中图示的布置的水平横截面视图。“更详细”意指比图8的示意图更接近于真实装置的所描绘的元件的几何结构。
[0055]在前面的附图中，第一电极被描述为场板21。然而，相同的原理可以结合栅电极22来使用，如现在将关于图13到19解释的，其中栅电极22也被称为“第一电极”。
[0056]如也可以从图12看到的，其中布置连接线23 (也见图1)的沟槽的宽度可以是但不必要是恒定的。在图12中，在半导体主体I中形成的沟槽中布置的导电材料在活跃晶体管区域18中具有小于第二宽度《2的第一宽度wl，沟槽在非活跃晶体管区域19中具有所述第二宽度w2。为了提供如图5中描绘的可选凹槽230，在半导体主体I中形成的沟槽中布置的导电材料可以具有小于第一宽度wl的第三宽度w3。此外可替换地，第三宽度w3可以小于第二宽度w2。然而在其它实施例中，第一宽度w2也可以和第二宽度w2—致或大于第~■览度w2。
[0057]图13图示类似于图2的布置的第一电极22和具有图1所示的实施例的集成电阻区段的连接线的布线，其中，差异是第一电极22经由相应的连接线24电连接到公共栅极接触焊盘43。
[0058]图14是在剖视面A-A中的具有图3的布线的图1的布置的区段的垂直横截面视图，其图示用于实现电阻区段241的第一示例。剖视面A-A贯穿具有在半导体主体I中形成的公共沟槽中布置的场电极21和第一电极22 (在这里是栅电极)的晶体管单元30。晶体管单元30的结构及因此在剖视面D-D中的横截面可以与上面关于图9解释的相同。
[0059]晶体管单元30也被布置在活跃晶体管区域18中。场电极21连同其它晶体管单元30的场电极21 —起电连接到公共接触焊盘41 (源极接触焊盘)。
[0060]在本实施例中，第一电极22用作栅电极，并具有如上所述的在主体区14中创建导电沟道的功能。第一电极中的每一个第一电极22电连接到连接线24的第一端245。连接线24的第二端246连接到晶体管100的接触焊盘43，在这个实施例中是栅极接触焊盘。在本公开的意义上，连接线24的第二端246与公共接触焊盘(在这里是栅极接触焊盘43)物理和电接触的位置也被称为“连接位置”并用与第二端相同的参考数字(在这里:246)指明。
[0061]连接线中的每一个连接线24包括电阻区段241和布置在电阻区段241和第一端245之间的可选区段242。与直接邻近于电阻区段241的区段242的比电阻相比，电阻区段241具有局部增加的比电阻。在其它实施例中，电阻区段241可以被布置成直接邻近于第一端245或都远离第一端245和第二端246间隔开。连接线24可以由在电阻区段241的区域中具有减小的掺杂浓度的掺杂多晶半导体材料制成，使得电阻区段241具有与区段242的比电阻率相比的减小的比电阻率。
[0062]在图15所示的实施例中，电阻区段241由连接线24的局部减小的横截面面积形成，该横截面面积可以例如用延伸到连接线24中的凹槽240实现。凹槽240可以在垂直方向V上延伸，和/或以与在图6的水平横截面视图中图示的相同的方式，在水平方向r2上延伸。如也可以从图15看到的，连接线24可以包括一个或多个另外的电阻区段242、243和 244。
[0063]在图16所示的实施例中，通过组合上面关于图14和15描述的原理(B卩，通过在电阻区段241的区域中的连接线24的局部减小的横截面面积并通过在电阻区段241的区域中的局部增加的比电阻)来形成电阻区段241。
[0064]在图14、15和16中，在剖视面D-D中的横截面视图与上面关于图9解释的相同。
[0065]例如已经使用连接到源极接触焊盘41的场电极或场板21并针对连接到栅极接触焊盘43的栅电极22解释了用于将第一电极电连接到接触焊盘的多个实施例。关于在场电极或场板21和源极接触焊盘41之间的连接提到的原理、设计和材料也可以应用于在栅电极22和栅极接触焊盘43之间的连接。反之亦然，关于在栅电极和栅极接触焊盘41之间的连接提到的原理、设计和材料也可以应用于在场电极或场板22和源极接触焊盘41之间的连接。
[0066]此外，第一导电类型可以是“n”，而第二导电类型可以是“p”，如遍及附图图示的。可替换地，在其它实施例中，第一导电类型可以是“P ”，而第二导电类型可以是“Π”。
[0067]在上面的描述中提到的源极、漏极和栅极接触焊盘41、42和43可以在晶体管芯片100的表面处被暴露以允许外部电连接。那些焊盘41、42和43可以由金属(像铝、铝合金、铜、铜合金)组成或包括金属(像铝、铝合金、铜、铜合金)，或者由掺杂多晶半导体材料组成或包括掺杂多晶半导体材料。
[0068]根据进一步的可选的方面，第一电极21、22中的每一个第一电极在垂直于垂直方向V的第一横向方向rl上可以具有第一每长度电阻率，且连接线23、24中的每一个连接线可以在其电阻区域231、241中并且也在第一横向方向rl上具有第二每长度电阻率。因而对于连接线23、24中的每一个连接线，在第二每长度电阻率和接触相应的连接线23、24的第一电极21、22的第一每长度电阻率之间的比可以大于I。
[0069]根据本实施例的半导体芯片可以但不必要要求使用电荷补偿原理。也就是说，根据本公开的半导体芯片100尤其可以有或没有如最初描述的场板。此外，根据本公开的半导体芯片的栅电极21可以但不必要要求被布置在半导体芯片的半导体主体中形成的沟槽中。也就是说，栅电极也尤其可以是布置在半导体芯片的半导体主体的顶侧上的所谓的“平面栅电极”或“平面的栅电极”。在图17中图示包括具有平面栅电极22的单元结构的半导体芯片100的不例，图17是如图1所不的在平面B-B中的横截面视图。可以在垂直于绘图平面的方向rl上平行于彼此伸展的平面栅电极22被布置在半导体主体I的顶侧11上方，但不在半导体主体I中形成的沟槽中。源极接触焊盘41直接接触源极区13。主体区14直接连接源极区13和漂移区15。电介质50使栅电极22与半导体主体I和源极焊盘41都电绝缘。
[0070]除了栅电极22未被布置在半导体主体I中形成的沟槽中以及半导体芯片100没有用于实现补偿部件的场电极的事实以外，可以以与上面所述的相同方式(即，通过提供如关于图15解释的在连接线24中的凹槽240和/或通过提供如关于图14到16解释的不同电阻区段241、242、243)来调节栅电极22和将栅电极22电连接到栅极焊盘43的连接线24的电阻。
[0071]现在参考图18A到22A，图示用于生产第一电极30和电连接到如使用的该第一电极30的连接线23的方法的各种步骤。可以使用例如用于生产图11和12中所示的半导体部件100的这样的方法。图18A、19A、20A和21A分别是在相同的剖视面K-K中的在图18B、19B、20B和21B中所示的布置的横截面视图。
[0072]根据图18A和18B，通过各向异性掩模蚀刻在半导体主体I中生产沟槽6。沟槽6从半导体主体I的顶侧11朝着半导体主体I的底侧12延伸到半导体主体I中。对于蚀刻，可以使用重叠在顶侧11上并具有在待蚀刻的沟槽的面积中的开口的掩模。
[0073]沟槽6具有布置在待生产的活跃晶体管区域18的面积中的第一区段61和布置在待生产的非活跃晶体管区域19的面积中的第二区段62。沟槽6在第一区段61中具有第一宽度tl，且在第二区段62中具有大于第一宽度tl的第二宽度t2。图18A和18B图示在完成沟槽6之后的布置。
[0074]随后，如图19A和19B所示，生产覆盖沟槽6的表面的电介质层50。例如，可以通过热氧化半导体主体I的表面层来生产电介质层50。可替换地，可以通过将电介质材料保形地沉积在沟槽6的表面上来形成电介质层50。在任何情况下，在完成电介质层50之后，剩余沟槽6’在待生产的活跃晶体管区域18中具有第一宽度wl，而在待生产的非活跃晶体管区域19中具有大于第一宽度wl的第二宽度w2。
[0075]然后，一个或多个第一导电材料的一个或多个导电层211、212被保形地沉积在电介质层50的表面上的剩余沟槽6’中，使得剩余沟槽6’在待生产的活跃晶体管区域18中(即，在前面沟槽6的第一区段61中)被完全填充，且剩余沟槽6’在待生产的非活跃晶体管区域19中(S卩，在前面沟槽6的第二区段62中)未被完全填充。作为在图20A和20B中所示的结果，前面的第二区段62被完全填充而前者沟槽6的区段62’ ’保持未填充。
[0076]在随后的步骤中，导电层211、212可以各向同性地被蚀刻，使得层211、212在待生产的非活跃晶体管区域19中被完全移除，且在待生产的活跃晶体管区域18中仅被部分移除。在任何情况下，如可以在图21A和21B中看到的，重叠在待生产的非活跃晶体管区域19中的前者沟槽6的表面上的电介质材料的连续层保留。在待生产的非活跃晶体管区域19中，前者沟槽6的区段62’’’保持未填充。
[0077]随后，区段62’’’被填充有第二导电材料231。结果在图22A和22B中图示。第二导电材料231可以不同于第一导电材料211、212中的至少一个。布置在待生产的活跃晶体管区域18中的一个或多个第一导电材料211、212的剩余部分形成第一电极30。因此，布置在待生产的非活跃晶体管区域19中的一个或多个第二导电材料231的剩余部分形成连接线23或连接线23的一部分。
[0078]为了描述的容易，使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”
等的空间相对术语以解释一个元件相对于第二个元件的定位。这些术语意在包括除了与在图中描绘的方位不同的方位以外的设备的不同方位。此外，诸如“第一”、“第二”等的术语也用来描述各种元件、区域、区段等，且也不意在为限制性的。相同的术语指的是遍及描述的相同的元件。
[0079]如在本文使用的，术语“具有”、“包含”、“包括”、“由……组成”等是指示所陈述的元件或特征的存在的开放式术语，而不排除附加的元件或特征。冠词“一”、“一个”和“该”
意在包括复数以及单数，除了上下文另有清楚指示。
[0080]将理解的是，本文中描述的各种实施例的特征可以彼此组合，除非另有具体说明。
[0081]虽然已经在本文中图示并描述了特定的实施例，但是本领域中的普通技术人员将理解，在不脱离本发明的范围的情况下，多种替换和/或等效的实现可以代替所示出和所描述的特定实施例。该申请意在覆盖本文中讨论的特定实施例的任何适应或变化。因此，意图是该发明仅由权利要求及其等效形式限制。
【权利要求】
1.一种半导体芯片,包括: 具有底侧和布置成在垂直方向上远离所述底侧的顶侧的半导体主体； 活跃晶体管区域和非活跃晶体管区域； 在所述半导体主体中形成的漂移区域； 用于外部接触所述半导体芯片的接触端子焊盘； 在所述半导体主体中形成的多个晶体管单元，其中所述晶体管单元中的每一个晶体管单元包括第一电极；以及 多个连接线，其中所述连接线中的每一个连接线将所述第一电极中的另一个第一电极电连接到在相应的连接线的连接位置处的所述接触端子焊盘，其中所述连接线中的每一个连接线包括电阻区段，所述电阻区段由下列的至少一个形成:局部减小的横截面面积；局部增加的比电阻，且其中所述连接位置中的每一个连接位置和所述电阻区段中的每一个电阻区段被布置在所述非活跃晶体管区域中。
2.权利要求1所述的半导体芯片，其中所述第一电极中的每一个第一电极被布置在所述半导体主体中形成的沟槽中。
3.权利要求1所述的半导体芯片，其中: 所述晶体管单元包括细长形状；以及 所述晶体管单兀的所述第一电极包括细长形状，并在垂直于所述垂直方向的横向方向上平行于彼此伸展。
4.权利要求1所述的半导体芯片，其中所述连接线中的每一个连接线包括在所述电阻区段中的第一凹槽。
5.如权利要求1到3中的一项所述的半导体芯片，其中所述连接线中的每一个连接线在所述电阻区段中包括下列的至少一个: 在平行于所述垂直方向的方向上延伸到所述相应的连接线中的第一凹槽；以及 在垂直于所述垂直方向的方向上延伸到所述相应的连接线中的第二凹槽。
6.如前述权利要求中的一项所述的半导体芯片，其中所述连接线中的每一个连接线在所述电阻区段中包括比电阻，所述比电阻高于下列的至少一个: 所述连接线的第一区段的比电阻，其中所述第一区段电连接在所述电阻区段和所述相应的第一电极之间；以及 所述连接线的第二区段的比电阻，其中所述第二区段电连接在所述电阻区段和所述接触端子焊盘之间。
7.如权利要求6所述的半导体芯片，其中所述连接线中的每一个连接线的所述第一区段包括掺杂多晶半导体材料。
8.如前述权利要求中的一项所述的半导体，其中: 所述连接线中的每一个连接线包括第一区段，其中所述第一区段电连接在所述电阻区段和所述相应的第一电极之间； 所述电阻区段包括具有第一掺杂浓度的掺杂多晶半导体材料； 所述第一区段包括具有第二掺杂浓度的掺杂多晶半导体材料；以及 所述第二掺杂浓度高于所述第一掺杂浓度。
9.权利要求1所述的半导体芯片，其中: 所述连接线中的每一个连接线包括所述连接线的第二区段，其中所述第二区段电连接在所述电阻区段和所述相应的连接线的所述连接位置之间； 所述电阻区段包括具有第一掺杂浓度的掺杂多晶半导体材料； 所述第二区段包括具有第三掺杂浓度的掺杂多晶半导体材料；以及 所述第三掺杂浓度高于所述第一掺杂浓度。
10.权利要求1所述的半导体芯片，其中所述第一电极中的每一个第一电极是栅电极。
11.权利要求10所述的半导体芯片，其中所述栅电极中的每一个栅电极电连接到所述接触端子焊盘，且其中所述接触端子是栅电极焊盘。
12.权利要求1所述的半导体芯片，其中所述第一电极中的每一个第一电极是布置成邻近于所述漂移区域的场板。
13.权利要求12所述的半导体芯片，其中在所述场板中的每一个场板和所述漂移区域之间的距离小于5 Mm。
14.权利要求12所述的半导体芯片，其中所述场板中的每一个场板电连接到所述接触端子焊盘，且其中所述接触端子焊盘是源极电极焊盘。
15.权利要求1所述的半导体芯片，包括布置在所述顶侧上的源极金属化和布置在所述底侧上的漏极金属化。
16.权利要求1所述半导体芯片，其中所述第一电极中的每一个第一电极包括从所述相应的第一电极的背对所述底侧的那侧延伸到所述相应的第一电极中并填充有包括固体的电介质填料的第二凹槽。
17.权利要求16所述的半导体芯片,其中对于所述第一电极中的每一个第一电极,在该第一电极的所述电介质填料和所述漂移区域之间的距离小于5 Mm。
18.权利要求16所述的半导体芯片，其中所述第一电极中的每一个第一电极包括金属层。
19.权利要求16所述的半导体芯片,其中所述第一电极中的每一个第一电极包括: 导电材料；以及 阻挡层，其被布置在所述导电材料和所述漂移区域之间。
20.权利要求19所述的半导体芯片，其中下列的至少一个适用: 所述导电材料包括钨；以及 所述阻挡层包括氮化钛(TiN)。
21.权利要求1所述的半导体芯片，其中: 所述第一电极中的每一个第一电极在垂直于所述垂直方向的第一横向方向上包括第一每长度电阻率； 所述连接线中的每一个连接线在其电阻区域中在所述第一横向方向上包括第二每长度电阻率；以及 对于所述连接线中的每一个连接线，在所述第二电阻率和接触所述相应的连接线的所述第一电极的所述第一电阻率之间的比大于I。
22.权利要求1所述的半导体芯片，其中对于所述第一电极中的每一个第一电极，在所述半导体主体的厚度与在所述第一电极和所述底侧之间的所述距离之间的差异为至少0.7Mfli0
23.权利要求1所述的半导体芯片，包括在所述半导体主体中形成的多个沟槽，其中在所述沟槽中的每一个沟槽中，布置所述第一电极中的一个第一电极和将所述第一电极电连接到所述接触端子焊盘的所述连接线。
24.权利要求23所述的半导体芯片，其中布置在所述沟槽中的每一个沟槽中的导电材料在第一区段中具有第一宽度且在第二区段中具有第二宽度，所述相应的第一电极被布置在所述第一区段中，所述相应的连接线被布置在所述第二区段中，所述第二宽度比所述第一宽度宽。
25.如权利要求23所述的半导体芯片，其中: 所述第一电极中的一个第一电极和将所述第一电极电连接到所述接触端子焊盘的所述连接线形成连续复合导体； 所述复合导体中的每一个复合导体具有边界位置，所述复合导体的所述第一电极与所述复合导体的所述连接线在所述边界位置处物理接触；以及 所述复合导体中的每一个复合导体在从所述相应的第一电极到所述相应的连接线的横向方向上具有在所述边界位置处增加至少I倍的每长度电阻率。
26.一种用于生产半导体芯片的方法，所述方法包括: 提供具有底侧和布置成在垂直方向上远离所述底侧的顶侧的半导体主体； 在所述半导体主体中生产活跃晶体管区域和非活跃晶体管区域，使得所述半导体主体包括作为集成部分的: -漂移区域； -用于外部接触所述半导体芯片的接触端子焊盘；以及 -多个晶体管单元；其中所述晶体管单元中的每一个晶体管单元包括第一电极，其中多个连接线将所述第一电极中的另一个第一电极电连接到在相应的连接线的连接位置处的所述接触端子焊盘，其中所述连接线中的每一个连接线包括由下列的至少一个形成的电阻区段:局部减小的横截面面积；和局部增加的比电阻，且其中所述连接位置中的每一个连接位置和所述电阻区段中的每一个电阻区段被布置在所述非活跃晶体管区域中。
27.权利要求26所述的方法，其中所述连接线中的每一个连接线通过下列步骤来生产: 生产具有布置在待生产的所述活跃晶体管区域的所述面积中的第一区段和布置在待生产的所述非活跃晶体管区域的所述面积中的第二区段的沟槽； 将第一导电材料保形地沉积在所述沟槽中，使得所述导电材料完全填充所述第一区段且不完全填充所述第二区段； 各向同性地蚀刻所述第一导电材料，使得所述第一导电材料从所述第二区段完全移除并使得所述第一导电材料的剩余部分保留在所述第一区段中；以及 在各向同性地蚀刻所述第一导电材料之后将第二导电材料沉积在所述第二区段中，所述第二导电材料具有与所述第一导电材料的导电率不同的导电率。
【文档编号】H01L27/06GK104425490SQ201410407895
【公开日】2015年3月18日 申请日期:2014年8月19日 优先权日:2013年8月19日
【发明者】M.胡茨勒, G.内鲍尔, M.珀尔兹尔, M.勒施, R.西米尼克 申请人:英飞凌科技奥地利有限公司