一种eeprom存储单元的利记博彩app
【专利摘要】本发明公开了一种EEPROM存储单元结构，属于半导体制造【技术领域】，所述EEPROM存储单元结构包括：半导体基底和在半导体基底上形成的MOS电容、多晶硅电容、MOS选择管、MOS读取管；所述多晶硅电容的电容值大于所述MOS电容的电容值。所述结构的EEPROM存储单元工作电压低，因此能提高其数据保存能力，具有高可靠性、耐用性和数据安全性。
【专利说明】-种EEPROM存储单元
【技术领域】
[0001] 本发明涉及一种半导体存储器件，尤其涉及一种EEPROM存储器件。
【背景技术】
[0002] RFID标签目前已广泛应用于货物供应管理、包裹追踪识别、物流仓储、移动商务、 航空及医疗服务等方面。无源RFID标签芯片包括射频、逻辑和存储器模块，其中存储器模 块为产品识别、传输、目录清单和用户信息等提供信息存储空间。现有技术中，EEPROM在读 操作方面相比铁电随机存取存储器（Ferroelectric Random Access Memory，FeRAM)具有 竞争优势，这是因为其读操作不破坏信息、读后无需重新写入。此外，其与CMOS工艺的兼容 性也优于后者，便于大规模工业生产、利于降低成本。
[0003] 无源RFID标签芯片无供电电源，其通过与阅读器作用时的电磁感应来耦合十分 有限的能量。现有的EEPROM功耗较大，因为其栅极结构为由多晶硅控制栅、耦合氧化层、多 晶硅浮栅和隧穿氧化层组成的垂直堆栈结构，该结构带来的问题是：一、使EEPROM的工作 电压较高，不利于降低芯片的工作场强、增大读写距离；二、EEPROM作为RFID标签芯片的信 息载体，因其现有堆栈结构的电容值小，有时在工作中，随着工作距离和角度变化时，存在 中间掉电的可能，会造成信息丢失或错误写入。
【发明内容】
[0004] 本发明针对上述技术存在的缺陷，所要解决的技术问题是：提供一种EEPROM存储 单元，所述结构的EEPROM存储单元工作电压低，因此能提高其数据保存能力，具有高可靠 性、耐用性和数据安全性。
[0005] 为解决上述问题，本发明提供的一种EEPROM存储单元，包括：半导体基底和在半 导体基底上形成的M0S电容、多晶硅电容、M0S选择管、M0S读取管；所述多晶硅电容的电容 值大于所述M0S电容的电容值。
[0006] 所述的EEPROM存储单元，其半导体基底可以是P型掺杂的外延硅片；所述M0S电 容是PM0S电容110 ;所述M0S选择管是NM0S选择管130 ;所述M0S读取管是NM0S读取管 140。
[0007] 所述的EEPROM存储单元，所述PM0S电容110包括：在p型掺杂的外延硅片100上 离子注入形成η阱112、栅氧化层一 102a、栅氧化层二102b、置于栅氧化层一 102a的浮栅 122a、源漏区一 114a、源漏区二114b、置于源漏区一 114a上的M0S电容接触孔一 116a和置 于源漏区二114b上的M0S电容接触孔二116b，所述浮栅122a作为PM0S电容的上电极，所 述M0S电容接触孔一 116a和M0S电容接触孔二116b短接用于连接DL，所述源漏区一 114a 和源漏区二114b作为PM0S电容110的下电极；
[0008] 所述NM0S选择管130包括：p型掺杂的外延硅片100、栅氧化层二102b、置于栅氧 化层一 102a的浮栅122a、漏区134a、共用源漏区134b、源区134c、置于漏区134a上的NM0S 选择管接触孔136、所述NM0S选择管接触孔136连接BL，所述共用源漏区134b既是NM0S 选择管130的源区，又是NMOS读取管140的漏区。
[0009] 所述NM0S读取管140包括：p型掺杂的外延硅片100、栅氧化层二102b、置于栅氧 化层二102b上的第一层多晶娃栅122b、共用源漏区134b、源区134c和用于置于源区134c 上的NM0S读取管接触孔146,所述NM0S读取管接触孔146连接地线；所述共用源漏区134b 既是NM0S选择管130的源区，又是NM0S读取管140的漏区；多晶硅栅122b作为NM0S读取 管140的栅极和RWL相连。
[0010] 所述多晶硅电容120包括：浮栅122a、多晶硅栅124、介质层123、置于多晶硅124 上的多晶硅栅接触孔126,所述浮栅122a用作多晶硅电容120的下极板，所述多晶硅栅124 用作多晶硅电容120的上极板，所述多晶硅栅124通过置于其上的多晶硅栅接触孔126连 接WWL，所述介质层123用作多晶硅电容120上、下极板之间的的介质。所述的EEPR0M存储 单元，所述多晶硅电容120的电容值是PM0S电容110的电容值的10?20倍，优选的多晶 硅电容120的电容值是PM0S电容110的电容值的10倍。目前的现有技术EEPR0M的多晶 硅电容的电容值和PM0S电容的电容值大小相当，两者比值约为1 : 1，因为两者的绝缘介质 材料、面积和厚度均相同，使得器件操作电压Vpp = 2' ;采用本发明技术方案，可以把多晶 硅电容的面积增大10倍，可以使Vpp = 1. 1%，有效降低了操作电压。
[0011] 本发明所述的EEPR0M存储单元可用于无源RFID标签芯片中。
[0012] 本发明的有益效果：采用本发明技术方案的EEPR0M存储器操作电压显著降低，提 高了其数据保存能力，具有高可靠性、耐用性和数据安全性。例如，本发明技术方案的典型 EEPR0M操作电压11?12伏，15年的工作寿命，相比较现有技术中的20伏、10年的工作寿 命，其低电压、低功耗、可靠性、耐用性和数据保存能力有了明显的提高。
【专利附图】
【附图说明】
[0013] 图1为本发明实施例所述的EEPR0M存储单元的俯视平面图；
[0014] 图2为图1所示的存储单元沿A-A方向的剖面结构示意图；
[0015] 图3为图1所示的存储单元沿B-B方向的剖面结构示意图；
[0016] 图4为图1所示的存储单元沿C-C方向的剖面结构示意图。
[0017] 图中，100-P型掺杂的外延硅片，102a-栅氧化层一，102b-栅氧化层二，110-PM0S 电容，112-n阱，114a-源漏区一，114b-源漏区二，116a-M0S电容接触孔一，116b-M0S电容接 触孔二，120-多晶硅电容，122a-浮栅，123-介质层，124-多晶硅栅，126-多晶硅电容接触 孔，130-NM0S选择管，134a-漏区，134b-共用源漏区，134c-源区，136-NM0S选择管接触孔， 140-NM0S读取管，146-NM0S读取管接触孔。
【具体实施方式】
[0018] 下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整 地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本 发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实 施例，都属于本发明的保护范围。
[0019] 实施例一
[0020] 如图1所示的一种EEPR0M存储单元，所述半导体基底是P型掺杂的外延硅片100， 在半导体基底上形成的PMOS电容110、多晶硅电容120、NM0S选择管130、NM0S读取管140 ; 所述PM0S电容110包括：在p型掺杂的外延硅片100上离子注入形成η阱112,栅氧化层一 102a、栅氧化层二102b、置于栅氧化层一 102a的浮栅122a、源漏区一 114a、源漏区二114b， 置于源漏区一 114a上的M0S电容接触孔一 116a和置于源漏区二114b上的M0S电容接触孔 二116b，所述浮栅122a作为PM0S电容的上电极，所述M0S电容接触孔一 116a和M0S电容 接触孔二116b短接用于连接DL，所述源漏区一 114a和源漏区二114b作为PM0S电容110 的下电极。
[0021] 所述NM0S选择管130包括：p型掺杂的外延硅片100、栅氧化层二102b、置于栅氧 化层一 102a的浮栅122a、漏区134a、共用源漏区134b、源区134c、置于漏区134a上的NM0S 选择管接触孔136、所述NM0S选择管接触孔136连接BL，所述共用源漏区134b既是NM0S 选择管130的源区，又是NM0S读取管140的漏区。
[0022] 所述NM0S读取管140包括：p型掺杂的外延硅片100、栅氧化层二102b、置于栅氧 化层二102b上的第一层多晶娃栅122b、共用源漏区134b、源区134c和用于置于源区134c 上的NM0S读取管接触孔146,所述NM0S读取管接触孔146连接地线；所述共用源漏区134b 既是NM0S选择管130的源区，又是NM0S读取管140的漏区；多晶硅栅122b作为NM0S读取 管140的栅极和RWL相连。
[0023] 所述多晶硅电容120包括：浮栅122a、多晶硅栅124、介质层123、置于多晶硅124 上的多晶硅栅接触孔126,所述浮栅122a用作多晶硅电容120的下极板，所述多晶硅栅124 用作多晶硅电容120的上极板，所述多晶硅栅124通过置于其上的多晶硅栅接触孔126连 接WWL，所述介质层123用作多晶硅电容120上、下极板之间的的介质。
[0024] 所述的EEPR0M存储单元，所述多晶硅电容120的电容值是PM0S电容110的电容 值的10倍。
[0025] 采用本发明技术方案的EEPR0M的操作电压11?12伏，15年的工作寿命，相比较 现有技术中的20伏、10年的工作寿命，其低电压、低功耗、可靠性、耐用性和数据保存能力 有了明显的提1?。
【权利要求】
1. 一种EEPROM存储单元，包括：半导体基底和在半导体基底上形成的MOS电容、多晶 硅电容、M0S选择管、M0S读取管；其特征在于，所述多晶硅电容的电容值大于所述M0S电容 的电容值，所述半导体基底是P型掺杂的外延硅片，所述M0S电容是PM0S电容（110)，所述 M0S选择管是NM0S选择管（130)，所述M0S读取管是NM0S读取管（140); 所述PM0S电容（110)包括：在p型掺杂的外延硅片（100)上离子注入形成η阱（112)、 栅氧化层一（102a)、栅氧化层二（102b)、置于栅氧化层一（102a)的浮栅（122a)、源漏区一 (114a)、源漏区二（114b)、置于源漏区一（114a)上的M0S电容接触孔一（116a)和置于源漏 区二（114b)上的M0S电容接触孔二（116b)，所述浮栅（122a)作为PM0S电容（110)的上电 极，所述M0S电容接触孔一（116a)和M0S电容接触孔二（116b)短接用于连接DL，所述源漏 区一（114a)和源漏区二（114b)作为PM0S电容（110)的下电极； 所述NM0S选择管（130)包括：p型掺杂的外延硅片（100)、栅氧化层二（102b)、置于栅 氧化层一（102a)的浮栅（122a)、漏区（134a)、共用源漏区（134b)、源区（134c)、置于漏区 (134a)上的NM0S选择管接触孔（136)、所述NM0S选择管接触孔（136)连接BL，所述共用源 漏区（134b)既是NM0S选择管（130)的源区，又是NM0S读取管（140)的漏区； 所述NM0S读取管（140)包括：p型掺杂的外延硅片（100)、栅氧化层二（102b)、置于栅 氧化层二（102b)上的第一层多晶硅栅（122b)、共用源漏区（134b)、源区（134c)和用于置 于源区（134c)上的NM0S读取管接触孔（146)，所述NM0S读取管接触孔（146)连接地线；所 述共用源漏区（134b)既是NM0S选择管（130)的源区，又是NM0S读取管（140)的漏区；多 晶硅栅（122b)作为NM0S读取管（140)的栅极和RWL相连； 所述多晶娃电容（120)包括：浮栅（122a)、多晶娃栅（124)、介质层（123)、置于多晶娃 (124)上的多晶硅栅接触孔（126)，所述浮栅（122a)用作多晶硅电容（120)的下极板，所述 多晶硅栅（124)用作多晶硅电容（120)的上极板，所述多晶硅栅（124)通过置于其上的多 晶硅栅接触孔（126)连接WWL，所述介质层（123)用作多晶硅电容（120)上、下极板之间的 的介质。
2. 如权利要求1所述的一种EEPROM存储单元，其特征在于，所述多晶硅电容（120)的 电容值是PM0S电容（110)的电容值的10?20倍。
3. 如权利要求2所述的一种EEPROM存储单元，其特征在于，所述多晶硅电容（120)的 电容值是PM0S电容（110)的电容值的10倍。
4. 如权利要求1-3任一权利要求所述的EEPROM存储单元，其特征在于，所述EEPROM存 储单元可用于无源RFID标签芯片中。
【文档编号】H01L27/115GK104157653SQ201410394627
【公开日】2014年11月19日 申请日期:2014年8月2日 优先权日:2014年8月2日
【发明者】陈龙 申请人:安徽展旺电子科技有限公司